对比文件名称：2009-09-01_US7583121B_发明授权_US07583121B2 Flip-flop having logic state retention during a power down mode and method therefor
目标专利名称：具有降低的保留电压的触发器 CN105122646B
本次调用的模型名称：深度分析对比文件公开性的专利代理师模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：响应于时钟信号和控制信号以形成反相经延迟时钟信号的第一逻辑门 | 说明书第[0016]段：NOR logic gate 34 has a first input for receiving power down control signal PD, a second input for receiving a clock signal labeled “CK”, and an output for providing clocked power down control signal CKI_PDB. Inverter 36 has an input coupled to the output of NOR logic gate 34, and an output for providing control signal CKI_PD. | **直接公开**。对比文件的或非门(NOR)34接收时钟信号(CK)和掉电控制信号(PD)，其输出(CKI_PDB)即为时钟信号的一个反相版本。该输出再经过反相器36，得到信号CKI_PD。CKI_PD和CKI_PDB是一对互补的、相对于时钟CK和控制信号PD生成并经反相器延迟的控制信号。这与目标专利中由第一逻辑门（或非门133）响应于时钟和控制信号，并经反相器（109）生成时钟信号的反相经延迟版本（CK_PD）的作用相同，都是用于生成控制主控级和从动级传输门的时钟信号。因此，本领域技术人员能够毫无疑义地从对比文件得出该技术特征。 |
| **技术特征B**：具有由第一传送门门控的数据输入的触发器的主控级，所述主控级进一步包括用于驱动主控级输出的第二逻辑门 | 说明书第[0012]段：master latch 14 includes clocked inverter 26 and inverter 28. ... Clocked inverter 12 has an input for receiving an input signal labeled “D” ...<br>说明书第[0016]段：Master latch 14 includes clocked inverter 26 and inverter 28. | **未直接公开，也未隐含公开**。对比文件公开了主锁存器(master latch 14)，其数据输入由时钟反相器(clocked inverter)12门控，这相当于“由第一传送门门控的数据输入”。然而，对比文件的主锁存器14内部包括时钟反相器26和反相器28形成的交叉耦合锁存器，用于驱动主控级的输出（即节点M或MB）。说明书和附图中均未描述或示出在主锁存器14的输出路径上存在一个如目标专利中所述的第二逻辑门（例如或非门122或与非门304）。目标专利中的第二逻辑门（特征F、H、M）用于响应控制信号断言来控制触发器模式（重置或设置），这是其发明点之一。对比文件的主锁存器输出直接由反相器28驱动，其模式控制（进入/退出掉电模式）主要通过独立的反馈时钟反相器24和电源控制实现，而非在主锁存器输出端设置一个逻辑门。因此，对比文件既未直接公开也未隐含公开该“用于驱动主控级输出的第二逻辑门”。 |
| **技术特征C**：具有由第二传送门耦合到所述主控级的输入的所述触发器的从动级 | 说明书第[0012]段：transmission gate 18 has an input coupled to the output of inverter 16, an output ... Inverter 20 has an input coupled to the output of transmission gate 18, and an output for providing an output signal labeled “Q”. ... Inverter 30 has an input coupled to the output of transmission gate 18 ... | **直接公开**。对比文件公开了从锁存器(slave latch 22)，其输入通过传输门(transmission gate) 18耦合到主锁存器14的输出。具体地，传输门18的输入通过反相器16连接到主锁存器14的输出（节点MB），传输门18的输出连接到从锁存器22的输入（反相器30的输入）。这完全对应于目标专利中“由第二传送门耦合到所述主控级的输入的所述触发器的从动级”。 |
| **技术特征D**：其中所述第一传送门配置成响应于所述反相经延迟时钟信号被解除断言而被打开， | 说明书第[0019]段：When the integrated circuit is operating in a power down mode, the logic state of flip-flop 10 is retained in slave latch 22... Note that NAND logic gate 38 supplies slave latch 22 with control signals CK_PD/CK_PDB...<br>说明书第[0016]段：NAND logic gate 38 has a first input for receiving clock signal CK, a second input for receiving power down control signal PDB, and an output for providing clocked power down control signal CK_PDB. Inverter 40 has an input coupled to the output of NAND logic gate 38, and an output for providing control signal CK_PD.<br>结合图1和图2，时钟反相器12由CKI_PD和CKI_PDB控制。 | **直接公开**。对比文件中，门控主锁存器数据输入的第一传送门是时钟反相器12。其控制信号是CKI_PD和CKI_PDB，它们由或非门34和反相器36基于时钟CK和掉电信号PD生成。在正常操作模式（非掉电模式，此时PD为低，PDB为高），当时钟CK为低时，或非门34输出高（CKI_PDB为高），反相器36输出低（CKI_PD为低），此时时钟反相器12被“打开”（导通），允许数据D输入。这与“响应于所述反相经延迟时钟信号被解除断言而被打开”的功能相对应。虽然目标专利中“解除断言”可能针对控制信号104，而对比文件中针对时钟CK的电平，但“打开”传送门以传递数据的功能是相同的。本领域技术人员可以毫无疑义地理解，时钟反相器12在控制信号（CKI_PD/CKI_PDB）处于特定电平时导通，即是被配置为响应于控制信号而被打开。 |
| **技术特征E**：并且其中所述第二传送门配置成响应于所述反相经延迟时钟信号被解除断言而被关闭， | 说明书第[0019]段：... NAND logic gate 38 supplies slave latch 22 with control signals CK_PD/CK_PDB...<br>说明书第[0016]段：Transmission gate 18 has an input ... an output, a first control input for receiving control signal CK_PD, and a second control input for receiving control signal CK_PDB. | **直接公开**。对比文件中，耦合主从锁存器的第二传送门是传输门18。其控制信号是CK_PD和CK_PDB，它们由与非门38和反相器40基于时钟CK和掉电信号PDB生成。在正常操作模式，当时钟CK为低时（与特征D中第一传送门打开的条件相同），与非门38输出高（CK_PDB为高），反相器40输出低（CK_PD为低），此时传输门18被“关闭”（关断），断开主从锁存器之间的连接。这与“响应于所述反相经延迟时钟信号被解除断言而被关闭”的功能相对应。同样，虽然触发条件的具体信号逻辑可能不同，但“关闭”传送门以隔离主从级的功能是直接公开的。 |
| **技术特征F**：以及其中所述第二逻辑门响应于所述控制信号的断言来控制所述触发器的模式， | 说明书未公开相关内容。 | **未直接公开，也未隐含公开**。如特征B所述，对比文件的主锁存器14中不存在目标专利所述的“第二逻辑门”（如或非门122或与非门304）。对比文件中触发器的模式（正常模式/掉电模式）控制主要由掉电控制信号PD/PDB、时钟门控电路（NOR 34, NAND 38）以及反馈时钟反相器24来实现，并非通过位于主锁存器输出端的一个逻辑门来响应控制信号断言以强制输出特定值（如逻辑0以重置）从而控制模式。因此，对比文件未公开该特征。 |
| **技术特征G**：所述触发器的模式选自包括设置模式和重置模式的集合。 | 说明书第[0018]段：During normal operation, that is, when an integrated circuit that includes flip-flop 10 is not in a power down mode...<br>说明书第[0020]段：When flip-flop 10 is not operating in a power down mode...<br>说明书第[0021]段：Power down mode is entered when power down control signal PDB is asserted... | **未直接公开，也未隐含公开**。对比文件明确公开的触发器操作模式是“正常操作模式（normal operation mode）”和“掉电模式（power down mode）”。掉电模式的目的是在切断大部分电路电源时，利用单独供电的从锁存器来“保留（retention）”逻辑状态，而不是对触发器输出进行“设置（set）”或“重置（reset）”操作。目标专利的“设置模式”和“重置模式”是指通过控制信号主动将触发器输出强制为逻辑1或逻辑0的操作模式，这与对比文件的“状态保留”模式在目的和实现方式上均不同。因此，对比文件未公开模式集合包括设置和重置模式。 |
| **技术特征H**：其特征在于，所述控制信号包括重置信号，并且其中所述第二逻辑门包括或非门。 | 说明书未公开相关内容。 | **未直接公开，也未隐含公开**。首先，如特征B和F所述，对比文件主锁存器中不存在目标专利所述的“第二逻辑门”。其次，对比文件的控制信号PD/PDB是“掉电（power down）”控制信号，用于进入/退出低功耗状态保留模式，其功能是控制电源和时钟门控，而非对触发器输出进行“重置（reset）”。虽然“掉电”在某些广义上可以视为一种全局复位，但其技术目的和效果（保留状态 vs. 强制输出为零）与目标专利明确指出的“重置信号”不同。因此，该特征未被公开。 |
| **技术特征I**：其特征在于，所述控制信号被配置成提供到多个触发器电路。 | 说明书未公开相关内容。 | **未直接公开，也未隐含公开**。对比文件全文仅描述了一个单独的触发器电路（flip-flop 10），并未提及或暗示其控制信号（如PD, CK）被配置成可以提供给多个触发器电路共享使用。目标专利说明书[0037]段明确指出“时钟路径的或非逻辑门133和反相器109可以被耦合到多个重置触发器”，这是其一个潜在优势。对比文件没有给出这样的教导或启示。 |
| **技术特征J**：其特征在于，所述从动级包括反相器，并且其中所述反相器的输入被耦合到两个串联耦合的上拉晶体管。 | 说明书第[0022]段：Inverter 30 includes P-channel transistors 98 and 100 and N-channel transistors 102 and 104. ... Note that inverter 30, clocked inverter 32, and transmission gate 18 includes multiple P-channel transistors connected in series and multiple N-channel transistors connected in series to reduce leakage current...<br>图2显示反相器30的P-channel晶体管98和100是并联关系（源极接VDDC，漏极共同输出），并非串联。 | **未直接公开，也未隐含公开**。对比文件确实公开了从动级（slave latch 22）包括反相器30。然而，根据图2的电路图，反相器30的P沟道（上拉）部分包含两个晶体管98和100，但它们是**并联**连接在电源VDDC和输出节点之间，而不是**串联**耦合。说明书[0022]段提到“多个P-channel transistors connected in series”，但结合上下文和图2看，这指的是传输门18和时钟反相器32中的晶体管串联以降低漏电流，并非特指反相器30内部的晶体管是串联的。因此，对比文件未公开反相器输入耦合到“两个串联耦合的上拉晶体管”这一具体结构。 |
| **技术特征K**：其特征在于，所述反相器的所述输入进一步被耦合到两个串联耦合的下拉晶体管，并且其中所述两个串联耦合的上拉晶体管的宽度大于所述两个串联耦合的下拉晶体管的宽度。 | 说明书第[0022]段：... inverter 30, clocked inverter 32, and transmission gate 18 includes multiple P-channel transistors connected in series and multiple N-channel transistors connected in series...<br>图2显示反相器30的N-channel晶体管102和104是并联关系。 | **未直接公开，也未隐含公开**。首先，如特征J所述，对比文件反相器30中的上拉和下拉晶体管是并联结构，而非串联。其次，对比文件完全没有提及任何关于晶体管宽度比较（上拉晶体管宽度大于下拉晶体管宽度）的内容。目标专利说明书[0043]段明确指出通过增加pMOS晶体管131和132的宽度（例如从110nm增加到140nm）来降低保留电压，这是一个具体的设计优化手段。对比文件没有公开这样的技术手段。 |
| **技术特征L**：其特征在于，所述两个串联耦合的下拉晶体管的宽度约等于制造规则所准许的最小宽度。 | 说明书未公开相关内容。 | **未直接公开，也未隐含公开**。对比文件未提及任何关于晶体管宽度设置为制造最小规则的内容。目标专利说明书[0043]段提到“nMOS晶体管129和130的宽度可以被降低，诸如降低到制造技术可达成的最小宽度”，这是一个具体的工艺优化特征。对比文件没有公开。 |
| **技术特征M**：其特征在于，所述控制信号包括设置信号，并且其中所述逻辑门包括与非门。 | 说明书未公开相关内容。 | **未直接公开，也未隐含公开**。首先，对比文件的控制信号PD/PDB是掉电信号，非设置信号。其次，对比文件中虽然存在与非门（NAND）38，但该与非门位于时钟生成路径中，用于产生控制传输门18的信号CK_PDB，并非位于主控级内作为驱动主控级输出的“第二逻辑门”。目标专利图3实施例中的与非门304是主控级的一部分，用于响应设置信号控制主控级输出。两者位置和功能均不同。因此，该特征未被公开。 |
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