**对比文件名称：** US2010274990A1_Description_20260318_1758
**目标专利名称：** 319在向量数据存储器与执行单元之间的数据流路径中采用重排序电路系统的向量处理引擎以及相关的方法CN105765523B
**本次调用的模型名称：** 深度分析与特征比对模型
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### **特征比对表格**
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A《直接公开》**<br>包括：至少一个向量数据文件，所述至少一个向量数据文件被配置成：在至少一个输入数据流路径中提供经取回的输入向量数据样本集以用于所述向量处理操作 | 第[0092]段：“the data processing apparatus further comprises a SIMD register bank for storing data elements, the SIMD data processing circuitry accessing said first and second vectors from registers of the SIMD register bank prior to performing said plurality of iterations of the multiply-accumulate process, whereby no further access to the SIMD register bank is required in respect of the first and second vectors during performance of said plurality of iterations of the multiply-accumulate process.” （数据处理器进一步包括用于存储数据元素的SIMD寄存器组，SIMD数据处理电路在执行所述乘累加过程的多次迭代之前，从SIMD寄存器组的寄存器访问所述第一和第二向量，从而在所述乘累加过程的多次迭代的执行期间，无需就第一和第二向量进一步访问SIMD寄存器组。） | 对比文件明确公开了SIMD寄存器组（SIMD register bank），其功能是存储输入数据元素和系数数据元素的向量，并在处理操作开始前将这些向量提供给SIMD数据处理电路。这完全对应于目标专利中“向量数据文件”在输入数据流路径中“提供经取回的输入向量数据样本集以用于向量处理操作”的功能。因此，该技术特征被直接公开。 |
| **技术特征B《未公开》**<br>从至少一个输出数据流路径接收经重排序的结果输出向量数据样本集以便被存储 | 无对应内容。 | 对比文件描述了乘累加（MAC）操作的结果存储在SIMD累加寄存器（SIMD accumulate register）中（例如第[0092]段及图2、图3）。然而，全文未提及任何对输出向量数据进行“重排序”（如交织或解交织）的操作或电路。目标专利的核心“重排序”功能在对比文件中完全没有记载。因此，该技术特征未被公开。 |
| **技术特征C《直接公开》**<br>在所述至少一个输入数据流路径中提供的至少一个执行单元 | 第[0094]段及图2、图3：“SIMD data processing circuitry” 及 “SIMD MAC circuit”。（SIMD数据处理电路，SIMD MAC电路。） | 对比文件的核心是SIMD数据处理电路（SIMD data processing circuitry），特别是其中的SIMD乘累加电路（SIMD MAC circuit），用于执行向量乘累加处理操作。这直接对应于目标专利中在数据流路径中提供的“执行单元”。因此，该技术特征被直接公开。 |
| **技术特征D《隐含公开》**<br>在所述至少一个输入数据流路径中在所述至少一个向量数据文件与所述至少一个执行单元之间提供的至少一个抽头延迟线 | 第[0100]段及图3、图7：“shift circuitry” 及描述其将来自寄存器222的数据与寄存器220的当前内容结合，执行移位以创建下一迭代的输入数据元素。（“shift circuitry” 226 which takes in one of the data elements from the register bank 222 (via the multiplexer 224) and the current contents of the register 220, and performs a shift by one data element in order to create the required input data elements for the next iteration...） | 对比文件公开了在寄存器（作为向量数据文件）与SIMD乘累加电路（作为执行单元）之间的输入数据路径中，存在“移位电路（shift circuitry）”和寄存器（220，222）。这些组件在多个处理迭代期间，用于存储并依次移位输入数据样本集，以将经移位的输入数据样本集提供给执行单元，其作用与目标专利中“抽头延迟线”在滤波器或相关操作中移位数据的作用实质相同。虽然名称不同，但本领域技术人员可以毫无疑义地认识到，这种用于在迭代间移位数据的寄存器组和选择/移位逻辑共同构成了一个抽头延迟线结构。因此，该技术特征被隐含公开。 |
| **技术特征E《直接公开》**<br>所述至少一个抽头延迟线被配置成：从所述至少一个向量数据文件接收所述输入向量数据样本集 | 第[0099]段及图3、图7：“...the register 220 contains the vector vd0...the register 222 is used to store the vector vd1...the shift circuitry 226 which takes in one of the data elements from the register bank 222...and the current contents of the register 220...” （...寄存器220包含向量vd0...寄存器222用于存储向量vd1...移位电路226接收来自寄存器组222的一个数据元素...以及寄存器220的当前内容...） | 对比文件明确记载了移位电路（作为抽头延迟线功能的一部分）从寄存器220和222接收输入向量数据样本集（vd0, vd1）。寄存器220和222在系统中充当向量数据存储的角色。因此，该技术特征被直接公开。 |
| **技术特征F《直接公开》**<br>针对等于所述向量处理操作中的向量处理级的数目的多个处理级中的每个处理级，在多个流水线寄存器中将所述输入向量数据样本集移位向量数据样本宽度，以在所述至少一个输入数据流路径中针对所述多个处理级中的每个处理级提供经移位的输入向量数据样本集 | 第[0099]段及图1A、1B、7：“...performs a shift by one data element in order to create the required input data elements for the next iteration...” 以及图1A/1B展示了在M个迭代（处理级）中，每个迭代使用的输入数据向量相比前一迭代都移动了一个数据元素的位置。（...执行一个数据元素的移位以创建下一迭代所需的输入数据元素...） | 对比文件公开的重复MAC指令执行M次迭代（即M个处理级）。在每次迭代中，通过状态机控制和移位电路，将存储在寄存器（流水线寄存器）中的输入数据样本集移动一个数据样本的宽度（例如，针对16位数据，移位16位），从而为每个处理级生成新的、经移位的输入向量数据样本集（如图1A/1B中的VD0, VD1...VD(M-1)）。这完全符合该技术特征的描述。因此，该技术特征被直接公开。 |
| **技术特征G《直接公开》**<br>所述至少一个执行单元被配置成：针对所述多个处理级中的每个处理级，在所述至少一个输入数据流路径上接收所述经移位的输入向量数据样本集 | 第[0098]段及图3、图6：“the multiplier circuitry 262 multiplies one of the input data elements in the register 220 by a coefficient data element from the register 240” 以及图1A/1B展示了每个迭代中，执行单元对经移位的输入数据进行操作。（乘法器电路262将寄存器220中的一个输入数据元素乘以寄存器240中的一个系数数据元素） | 对比文件的SIMD乘累加电路（执行单元）在每个迭代（处理级）中，都从寄存器220（其内容在每个迭代后被移位更新）接收当前迭代的经移位的输入向量数据样本集，并进行乘累加操作。这直接对应于该技术特征。因此，该技术特征被直接公开。 |
| **技术特征H《直接公开》**<br>所述至少一个执行单元被配置成：针对所述多个处理级中的每个处理级，对所述经移位的输入向量数据样本集执行所述向量处理操作以在所述至少一个输出数据流路径上提供所述结果输出向量数据样本集 | 第[0098]段及图3、图6：描述了每个迭代中的乘法和累加操作，结果存储在SIMD累加寄存器（130）中。第[0086]段：“outputting N multiply-accumulate results derived from the N multiply-accumulate data elements produced in a final iteration of the multiply-accumulate process.” （输出N个乘累加结果，这些结果源自乘累加过程最终迭代中产生的N个乘累加数据元素。） | 对比文件明确记载，在每个处理级（迭代）中，执行单元（乘法器262和加法器268）对经移位的输入数据样本集执行乘累加（向量处理操作），产生的中间或最终结果（乘累加数据元素）被输出并存储在SIMD累加寄存器中。这构成了在输出数据流路径上提供结果输出向量数据样本集。因此，该技术特征被直接公开。 |
| **技术特征I《未公开》**<br>至少一个重排序电路系统，所述至少一个重排序电路系统被配置成：在所述至少一个输出数据流路径上接收所述结果输出向量数据样本集 | 无对应内容。 | 对比文件完全没有提及任何名为“重排序电路系统”的组件，也未描述在执行单元输出路径上存在对结果数据进行接收并专门用于重排序（如交织、解交织）的电路。结果数据直接从执行单元写入累加寄存器。因此，该技术特征未被公开。 |
| **技术特征J《未公开》**<br>将所述结果输出向量数据样本集重排序成经重排序的结果输出向量数据样本集，而无需将所述结果输出向量数据样本集存储在所述至少一个向量数据文件中 | 无对应内容。 | 对比文件的结果数据（乘累加结果）被存储在独立的SIMD累加寄存器（130, 600, 610）中，而不是存回作为输入源的SIMD寄存器组（向量数据文件）。更重要的是，对比文件没有描述任何对输出数据进行“重排序”的操作。目标专利的“进行中重排序”核心思想在对比文件中未见任何体现。因此，该技术特征未被公开。 |
| **技术特征K《未公开》**<br>在所述至少一个输出数据流路径上提供所述经重排序的结果输出向量数据样本集。 | 无对应内容。 | 由于对比文件不存在重排序操作，自然也不存在提供“经重排序的结果输出向量数据样本集”这一步骤。因此，该技术特征未被公开。 |
| **技术特征L《直接公开》**<br>其特征在于，所述至少一个向量数据文件被配置成：在所述至少一个输入数据流路径中提供具有所述至少一个向量数据文件的宽度的所述输入向量数据样本集以用于所述向量处理操作 | 第[0092]段及上下文：SIMD寄存器组存储向量，每个向量包含N个数据元素（例如，16位x N）。处理电路每次从寄存器访问一个完整的N元素向量进行处理。 | 对比文件的SIMD寄存器组中，每个寄存器具有固定的宽度（例如存储N个数据元素）。在处理操作开始时，完整的向量（如vd0, vd1，各自为N个元素）从寄存器中被取出并提供给处理电路。这相当于提供了具有向量数据文件（寄存器）宽度的输入向量数据样本集。因此，该技术特征被直接公开。 |
| **技术特征M《未公开》**<br>从所述至少一个输出数据流路径接收具有所述至少一个向量数据文件的宽度的所述经重排序的结果输出向量数据样本集以便被存储。 | 无对应内容。 | 对比文件的结果存储在单独的累加寄存器，而不是存回作为向量数据文件的SIMD寄存器组。且无“经重排序”的描述。因此，该技术特征未被公开。 |
| **技术特征N《隐含公开》**<br>其特征在于：所述至少一个向量数据文件被进一步配置成：在所述至少一个输入数据流路径中在至少一个向量数据文件输出上提供所述输入向量数据样本集 | 第[0092]段及图2、图3：SIMD寄存器组（140）通过数据路径连接到SIMD处理电路（110，120），以提供数据。图3中寄存器220、222、246的内容被输出到后续电路。 | 对比文件虽然未使用“向量数据文件输出”这一术语，但本领域技术人员能够直接且毫无疑义地得出，SIMD寄存器组（向量数据文件）必然通过其输出端口（即读写端口的数据输出线）在输入数据流路径上向执行单元提供存储的向量数据样本集。这是存储器/寄存器功能实现的必然方式。因此，该技术特征被隐含公开。 |
| **技术特征O《未公开》**<br>在所述至少一个输出数据流路径中在至少一个向量数据文件输入上接收所述经重排序的结果输出向量数据样本集 | 无对应内容。 | 对比文件没有描述SIMD寄存器组（向量数据文件）从执行单元的输出数据流路径接收结果数据。结果数据存储在独立的累加寄存器中。因此，该技术特征未被公开。 |
| **技术特征P《直接公开》**<br>所述至少一个执行单元被进一步配置成：在所述至少一个输入数据流路径中在至少一个执行单元输入上接收所述输入向量数据样本集 | 第[0098]段及图3、图6：“the multiplier circuitry 262 multiplies one of the input data elements in the register 220...” 明确显示了执行单元（乘法器）从输入寄存器接收数据。 | 对比文件明确记载了执行单元（乘法器262）从输入寄存器（220，240）接收输入向量数据样本集。这些输入路径即为执行单元的输入。因此，该技术特征被直接公开。 |
| **技术特征Q《直接公开》**<br>对所述输入向量数据样本集执行所述向量处理操作以在所述至少一个输出数据流路径中在至少一个执行单元输出上提供所述结果输出向量数据样本集 | 第[0098]段及图3、图6：描述了乘法、累加操作，结果输出到累加寄存器（130）。图6展示了从乘法器到加法器，再到累加寄存器的数据流。 | 对比文件明确描述了执行单元（乘法器和加法器）对输入数据执行乘累加操作（向量处理操作），并将结果数据元素输出到SIMD累加寄存器。这对应于在执行单元输出上提供结果输出向量数据样本集。因此，该技术特征被直接公开。 |
| **技术特征R《未公开》**<br>所述至少一个重排序电路系统被进一步配置成：在所述至少一个输出数据流路径中在至少一个重排序电路系统输入上从所述至少一个执行单元接收所述结果输出向量数据样本集 | 无对应内容。 | 对比文件不存在重排序电路系统，因此也不存在其输入从执行单元接收结果数据的情形。因此，该技术特征未被公开。 |
| **技术特征S《未公开》**<br>在所述至少一个输出数据流路径中在至少一个重排序电路系统输出上提供所述经重排序的结果输出向量数据样本集。 | 无对应内容。 | 对比文件不存在重排序电路系统，因此也不存在其输出提供经重排序数据的情形。因此，该技术特征未被公开。 |
| **技术特征T《未公开》**<br>其特征在于，所述至少一个重排序电路系统进一步包括多个输出向量数据样本选择器，每个输出向量数据样本选择器被配置成：从所述结果输出向量数据样本集接收第一结果输出向量数据样本并且从所述结果输出向量数据样本集接收第二结果输出向量数据样本，所述第二结果输出向量数据样本在所述结果输出向量数据样本集中不与所述第一结果输出向量数据样本毗邻；在所述第一结果输出向量数据样本与所述第二结果输出向量数据样本之间进行选择以在所述至少一个输出数据流路径中提供所述经重排序的结果输出向量数据样本集。 | 无对应内容。 | 对比文件完全没有涉及任何用于重排序的“输出向量数据样本选择器”，也未描述对非毗邻数据样本进行选择以实现数据重排的操作。因此，该技术特征未被公开。 |
| **技术特征U《未公开》**<br>在所述至少一个输出数据流路径中提供所述经重排序的结果输出向量数据样本集。 | 无对应内容。 | 同技术特征K、S，由于缺乏重排序功能，此特征未被公开。 |
| **技术特征V《未公开》**<br>其特征在于，所述至少一个重排序电路系统是能配置的以便基于可编程重排序数据路径配置输入被重新配置成选择性地对所述结果输出向量数据样本集进行重排序。 | 无对应内容。 | 对比文件没有描述任何可配置的重排序电路。因此，该技术特征未被公开。 |
| **技术特征W《未公开》**<br>其特征在于，所述至少一个重排序电路系统被进一步配置成基于所述可编程重排序数据路径配置输入被重新配置成在要由所述至少一个执行单元执行的所述VPE的每个时钟循环上选择性地对所述结果输出向量数据样本集进行重排序。 | 无对应内容。 | 对比文件没有描述任何可按时钟循环重新配置的重排序电路。因此，该技术特征未被公开。 |
| **技术特征X《隐含公开》**<br>其特征在于，所述至少一个抽头延迟线包括：影子抽头延迟线，其被配置成：在所述至少一个输入数据流路径中将来自所述至少一个向量数据文件的所述输入向量数据样本集接收到多个影子流水线寄存器中 | 第[0099]段及图3、图7：寄存器222存储了额外的输入数据向量（vd1），并在迭代过程中，通过多路复用器224和移位电路226，将其中的数据元素逐步移入主寄存器220中。 | 对比文件中，寄存器222存储了非当前活动窗口的输入数据（vd1），其作用是在主寄存器（220）内容移位后，提供新的数据元素以填充空缺。本领域技术人员可以合理推断，这种存储额外数据、并在需要时将其移入主处理路径的寄存器组，其结构和功能与目标专利中所述的“影子抽头延迟线”和“影子流水线寄存器”实质等同。因此，该技术特征被隐含公开。 |
| **技术特征Y《隐含公开》**<br>针对每个处理级，将所述多个影子流水线寄存器中的所述输入向量数据样本集移位所述向量数据样本宽度以进入主抽头延迟线，从而提供所述经移位的输入向量数据样本集 | 第[0099]段及图7：“the shift circuitry 226 ... takes in one of the data elements from the register bank 222 ... and the current contents of the register 220, and performs a shift by one data element...” （移位电路226...接收来自寄存器组222的一个数据元素...以及寄存器220的当前内容，并执行一个数据元素的移位...） | 对比文件描述了在每个处理级（迭代），通过移位操作，将存储在寄存器222（影子寄存器）中的一个数据元素，与寄存器220（主寄存器）的当前内容结合，形成新的、移位后的输入向量数据样本集并载入寄存器220。这实现了将影子寄存器中的数据移位进入主寄存器（主延迟线）的过程。因此，该技术特征被隐含公开。 |
| **技术特征Z《直接公开》**<br>所述主抽头延迟线被配置成在所述多个处理级中的每个处理级中在所述至少一个输入数据流路径中提供所述经移位的输入向量数据样本集。 | 第[0099]段及图3、图7：寄存器220在每个迭代中为乘法器提供输入数据向量。其内容在每个迭代后被更新（移位），以为下一迭代提供新的输入向量。 | 对比文件中，寄存器220在每个处理级（迭代）中，直接向执行单元（乘法器262）提供该迭代所需的输入向量数据样本集。在第一次迭代后，其内容就是经移位后的数据样本集。这完全符合“主抽头延迟线”在每个处理级提供经移位的输入向量数据样本集的功能描述。因此，该技术特征被直接公开。 |
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