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对比文件列表
1996-11-27_EP0744686A_发明公开_EP0744686A1 Manipulation of data_+++A_B_C_K_L_M_N_O_P_Q_T_U_V_W_i_j_r_s+++.docx
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2002-01-30_EP0744686B_发明授权_EP0744686B1 Manipulation of data_+++A_C_L_N_P_Q_V_b_i_k_m_o_r_s_t_u_w+++.docx
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2003-07-24_US2003138098A_发明申请_US20030138098A1 Executing permutations_+++a_b_c_h_i_j_k_l_m_t_u+++.docx
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2005-06-15_GB2409063A_发明专利_GB2409063A Vector by scalar operations_+++A_C_T_V_b_l_m_u+++.docx
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2008-05-08_JP2008108220A_发明专利_JP2008108220A Arithmetic unit_+++A_B_C_I_J_K_N_O_P_Q_R_S_V_l_m_t_u_w+++.docx
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2008-06-25_CN101208658A_发明公开_CN101208658A 数据访问和置换单元_+++A_B_C_E_H_L_M_d_f_g_t_u_v_w+++.docx
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2008-11-13_US2008282070A_发明申请_US20080282070A1 SIMD ARITHMETIC DEVICE CAPABLE OF HIGH-SPEED COMPUTING_+++A_B_C_I_J_K_V_W_l_m_n_o_p_q_r_s_t_u+++.docx
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2009-07-09_US2009177867A_发明申请_US20090177867A1 Processor architectures for enhanced computational capability_+++A_C_d_e_f_g_h_l_n_p_q_z+++.docx
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2009-07-15_CN101482811A_发明公开_CN101482811A 用于增强的计算能力的处理器体系结构_+++A_C_b_d_e_f_g_h_l_n_p_q_z+++.docx
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2010-04-14_GB2464292A_发明专利_GB2464292A SIMD processor circuit for performing iterative SIMD multiply-accumulate operations_+++A_C_D_E_F_G_H_N_O_P_Q_l_m_x_y_z+++.docx
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2012-03-01_JP2012505455A_发明专利_JP2012505455A Apparatus and method for performing Simd sum operation operation_+++A_C_E_F_G_H_L_N_P_Q_Z_d_x_y+++.docx
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2012-03-20_US8140932B_发明授权_US08140932B2 Data interleaving circuit and method for vectorized turbo decoder_+++A_C_N_P_Q_S_l_m_o_t_u+++.docx
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2012-05-23_EP2455854A_发明公开_EP2455854A1 System, device, and method for on-the-fly permutations of vector memories for executing intra-vector operations_+++A_B_C_G_H_I_K_L_M_N_O_P_Q_R_S_V_W_d_e_f_j_t_x_y_z+++.docx
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US2010274990A1_Description_20260318_1758_+++A_C_E_F_G_H_L_P_Q_Z_d_n_x_y+++.docx
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US2012131308A1_Description_20260318_1758_+++A_C_N_O_P_Q_i_l_m_r_s_v_w+++.docx
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WO2006106342A2_Description_20260318_1758_+++A_B_C_H_L_M_N_O_P_Q_R_S_T_U_V_W_f_g_i_j_k+++.docx
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WO2006106342A2_Description_20260318_1758_+++A_B_C_H_L_M_N_O_P_Q_R_S_T_U_V_W_f_g_i_j_k+++.docx

**对比文件名称:** WO2006106342A2_Description_20260318_1758

**目标专利名称:** 在向量数据存储器与执行单元之间的数据流路径中采用重排序电路系统的向量处理引擎以及相关的方法 CN105765523B

**模型名称:** GPT-4o

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### **特征比对表格**

技术特征描述以及公开性判断结果对比文件原文引用公开性论述
**技术特征A《直接公开》**图16及对应描述:“In the Read unit 1632 ... three 64-bit short vector register values are read from the data register file 1638 and permuted to form two 64-bit vector operands 1639 and 1640 by the deep register access units 1646 A and 1646B ... These two permuted vector operands are delivered lane-wise to the four SIMD execution lanes 1626-1629 for further processing...”对比文件明确公开了数据寄存器文件(1638)作为向量数据存储器,其功能是提供(读取)向量操作数(即输入向量数据样本集),并通过深度寄存器访问单元(1646A/B)将其提供给执行通道(1626-1629)进行处理。这与特征A中“向量数据文件被配置成在至少一个输入数据流路径中提供经取回的输入向量数据样本集以用于向量处理操作”的作用完全相同,即作为数据源。本领域技术人员可直接且毫无疑义地得出该技术方案。
**技术特征B《直接公开》**图16及对应描述:“The lane-wise results Z0-Z3 together form a single 64-bit result vector which is returned for writing to the register file 1638 via write path 1641...”对比文件明确公开了执行单元(执行通道1626-1629)产生的向量结果通过写入路径(1641)存储回数据寄存器文件(1638)。这直接对应于特征B中“向量数据文件从至少一个输出数据流路径接收经重排序的结果输出向量数据样本集以便被存储”的功能。尽管对比文件中该结果可能尚未被“重排序”,但接收并存储来自输出数据流路径的结果这一基本功能已被公开。
**技术特征C《直接公开》**图16及对应描述:“...the four SIMD execution lanes 1626-1629...”。说明书描述执行单元执行SIMD操作(例如,第[0039]段:“...the SIMD execution unit 1506...”)。对比文件明确公开了执行单元(SIMD执行通道1626-1629),它们位于从寄存器文件读取数据的路径之后,用于执行数据处理操作。这与特征C中“在所述至少一个输入数据流路径中提供的至少一个执行单元”的位置和作用一致。
**技术特征D《未公开》**无对应内容。对比文件未描述在寄存器文件与执行单元之间设置专门的、具有多个流水线寄存器的“抽头延迟线”结构。对比文件公开的“深度寄存器访问单元”(1646A/B)或“排列单元”(1505)主要功能是实现多种数据排列(如广播、滚动、排序、混洗),其内部可能包含多路复用器等选择逻辑,但其目的和工作机制与目标专利中专门用于在多个处理级期间对输入向量数据样本集进行“移位”的“抽头延迟线”不同。抽头延迟线是实现滤波器、相关等特定算法中数据滑动的专用硬件结构。本领域技术人员无法从对比文件直接或合理地推断出这一特定电路结构。
**技术特征E《未公开》**无对应内容。由于特征D(抽头延迟线)未被公开,因此依赖于该结构的功能特征E(抽头延迟线从向量数据文件接收输入向量数据样本集)也未被公开。
**技术特征F《隐含公开》**说明书第[0031]段:“In a second class of sequential permutation... provides an in-lined roll permutation... two 64-bit register values... may be rolled together to form a single 4-element vector of 64 bits using one of the transformations shown in Figs. 3A-C.” 图3A-C展示了滚动操作,从两个源寄存器的连接中提取一个连续的短向量,这等效于对数据进行了“移位”。对比文件公开的“滚动”(Roll)排列操作(如Roll1Half, Roll2Half等,见表1和图3)其本质就是从两个相邻寄存器值(可视为一个更大的数据集)中,选择一段连续的元素形成一个操作数。当这种操作用于一个多级处理(如滑动窗口算法)时,通过连续执行不同偏移量的滚动操作,即可实现对输入向量数据样本集的“移位”,从而为每个处理级提供“经移位的输入向量数据样本集”。虽然对比文件没有明确使用“多个流水线寄存器”和“移位”这些术语,也未描述为“抽头延迟线”这一具体硬件,但“滚动”排列所实现的数据滑动功能,是目标专利中“移位”功能的一种实现方式。本领域技术人员可以合理推断,为了实现滑动窗口算法中的连续数据访问,可以使用类似“滚动”的排列操作来提供每个处理级所需的、经移位的数据集。因此,该技术特征被对比文件隐含公开。
**技术特征G《隐含公开》**结合特征F的引用及图16,执行通道(1626-1629)接收来自深度寄存器访问单元(1646A/B)提供的操作数。既然对比文件隐含公开了可以通过“滚动”等排列操作提供每个处理级所需的、经移位(或等效变换)的输入向量数据样本集(特征F),那么执行单元(1626-1629)在每级处理中接收这些数据就是其必然的、隐含的功能。这符合特征G的描述。
**技术特征H《直接公开》**说明书第[0039]段:“...the SIMD execution unit 1506 on each element of the vector operand(s)...” 图16显示执行通道产生结果Z0-Z3。对比文件明确公开了执行单元(SIMD执行单元1506或执行通道1626-1629)对输入的操作数(无论是否经过排列)执行数据处理操作(如算术、逻辑运算),并产生结果向量。这直接对应于特征H中“对所述经移位的输入向量数据样本集执行所述向量处理操作以在所述至少一个输出数据流路径上提供所述结果输出向量数据样本集”的功能。
**技术特征I《隐含公开》**说明书第[0056]段:“Also, permutation operations may be performed by a unit situated below the execution lanes 1626-1629. Such a ‘post-execution’ permute unit may be used alone, or in addition to ‘pre-execution’ permutations... After permutation by a ‘post-execution’ permute unit, operands can then be written back to the register file 1638 or bypassed...”对比文件明确提出了可以在执行单元(执行通道)之后设置一个“执行后排列单元”。该单元位于执行单元的输出路径上,其输入自然来自执行单元的结果(即结果输出向量数据样本集)。这完全对应于特征I中“重排序电路系统在所述至少一个输出数据流路径上接收所述结果输出向量数据样本集”的配置和功能。虽然这是一个可选配置的提及,但已足够使本领域技术人员认识到存在这样一种将排列电路置于输出数据流路径中的技术方案。
**技术特征J《隐含公开》**同上,第[0056]段描述“执行后排列单元”在对操作数进行排列后,可以写回寄存器文件或旁路。对比文件描述的“执行后排列单元”在执行单元产生结果之后、结果被存储回寄存器文件之前,对结果进行排列(Permute)。排列(Permute)操作包含了重排序(如交织、解交织、排序等)。这种“在执行后、存储前”进行排列的操作模式,正是特征J所描述的“将所述结果输出向量数据样本集重排序成经重排序的结果输出向量数据样本集,而无需将所述结果输出向量数据样本集存储在所述至少一个向量数据文件中”的“进行中重排序”概念。因此,该技术特征被隐含公开。
**技术特征K《隐含公开》**同上,第[0056]段:“After permutation by a ‘post-execution’ permute unit, operands can then be written back to the register file 1638 or bypassed...”既然“执行后排列单元”对结果进行了排列,那么它必然在输出数据流路径上提供排列后的操作数(即经重排序的结果输出向量数据样本集),以供写回寄存器或旁路。这对应于特征K的功能。
**技术特征L《直接公开》**全文多处提及64位寄存器、64位向量。例如,图16、17、18中,寄存器文件存储64位值,操作数为64位。对比文件中的向量数据文件(寄存器文件1638)具有固定宽度(如64位),并且其提供和接收的操作数(如SRCO, SRC1, 结果向量)也具有相同的宽度(64位)。这直接公开了特征L和M中关于输入/输出样本集宽度与向量数据文件宽度一致的技术特征。
**技术特征M《直接公开》**同上。同上。
**技术特征N《直接公开》**图16-18展示了从寄存器文件(1638)到深度寄存器访问单元(1646A/B)再到执行通道(1626-1629)的数据流。寄存器文件提供输出(数据),深度寄存器访问单元有输入。对比文件的架构清晰地展示了向量数据文件(1638)在输入数据流路径上提供输入向量数据样本集(如图17中SRCO的输出1788)。这对应于特征N描述的接口功能。这是数据流路径中的常规且必要的连接描述,被直接公开。
**技术特征O《直接公开》**图16显示了结果通过写入路径1641返回到寄存器文件1638。对比文件明确显示了结果向量被写回寄存器文件,这隐含了寄存器文件在输出数据流路径上有输入接口来接收数据。这对应于特征O。
**技术特征P《直接公开》**图16显示执行通道(1626-1629)从深度寄存器访问单元(1646A/B)接收操作数1639、1640。执行单元从其输入路径接收操作数是其基本功能。对比文件的图示和描述直接公开了这一点,对应于特征P。
**技术特征Q《直接公开》**图16显示执行通道产生输出Z0-Z3。执行单元产生处理结果是其基本功能。对比文件直接公开了执行单元在输出上提供结果向量,对应于特征Q。
**技术特征R《直接公开》**结合特征I的隐含公开及图16的结构,若存在“执行后排列单元”,其输入必然来自执行单元的输出(Z0-Z3)。即使“执行后排列单元”是可选提及,但在该配置下,重排序电路系统从执行单元接收结果输出向量数据样本集是其必然的连接方式。该连接关系在对比文件描述的架构中是直接且明确的,因此特征R被直接公开。
**技术特征S《直接公开》**结合特征K的隐含公开及第[0056]段描述,排列后的操作数被提供以写回或旁路。同样,在“执行后排列单元”的配置下,其在输出数据流路径上提供经重排序的结果是其必然功能。该输出接口是隐含但直接可推导的,因此特征S被直接公开。
**技术特征T《直接公开》**图17、18中的交叉开关阶段(Crossbar switch stage)1783、1884。说明书描述其为“crossbar multiplexer stage”,具有多条交叉连线,可以从多个输入中选择数据到输出。对比文件公开的交叉开关(Crossbar)本质上就是一个由多路复用器构成的网络,它允许将任何输入通道的数据路由到任何输出通道。图17中,交叉开关1783的输入来自列多路复用器1781的多个输出,这些输出可能对应不同的数据元素。通过控制交叉开关,可以实现从非毗邻的数据源(例如,来自不同寄存器的不同元素)中选择数据,以形成最终的操作数。这完全符合特征T中“多个输出向量数据样本选择器...从所述结果输出向量数据样本集接收第一结果输出向量数据样本并且从...接收第二结果输出向量数据样本,所述第二结果输出向量数据样本...不与所述第一结果输出向量数据样本毗邻...在...之间进行选择以...提供所述经重排序的结果输出向量数据样本集”的功能描述。
**技术特征U《直接公开》**同上。交叉开关的控制决定了输入到输出的映射关系,实现选择功能。交叉开关通过其控制信号(如Xbar0_ctl)在多个输入之间进行选择,并将选中的数据传输到输出。这直接公开了“进行选择以提供”的功能。
**技术特征V《直接公开》**说明书第[0054]段:“...control information for the in-line permutation units may be derived ... from information carried in instructions which are issued cycle-by-cycle.” 图20展示了指令格式,包含排列操作码字段(2003)。对比文件明确公开了排列操作的类型由指令中的操作码部分(permutation operation code)决定。这意味着排列电路系统(无论是执行前还是执行后)的功能是可配置的、可编程的。通过解码不同的指令操作码,可以生成不同的控制信号(如图19中的Xbar控制输入),从而重新配置排列单元执行不同类型的排列(重排序)。这直接对应于特征V中“基于可编程重排序数据路径配置输入被重新配置成选择性地对所述结果输出向量数据样本集进行重排序”。
**技术特征W《直接公开》**同上,指令是按周期发出的(cycle-by-cycle)。既然排列操作的类型由每个周期发出的指令决定,那么自然可以在每个时钟循环上基于当前指令的操作码来重新配置排列单元的操作。这直接公开了特征W中“在要由所述至少一个执行单元执行的所述VPE的每个时钟循环上选择性地对所述结果输出向量数据样本集进行重排序”。
**技术特征X《未公开》**无对应内容。对比文件完全没有提及任何被称为“影子抽头延迟线”的结构,也没有描述一个延迟线具有“多个影子流水线寄存器”用于接收和移位数据,并将数据移位进入另一个“主抽头延迟线”。这是目标专利中用于高效数据供给的特定硬件设计,未被对比文件公开。
**技术特征Y《未公开》**无对应内容。依赖于特征X,该特征未被公开。
**技术特征Z《未公开》**无对应内容。依赖于特征X,该特征未被公开。

<<<A>>><<<B>>><<<C>>><<<H>>><<<L>>><<<M>>><<<N>>><<<O>>><<<P>>><<<Q>>><<<R>>><<<S>>><<<T>>><<<U>>><<<V>>><<<W>>>

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权利要求与技术特征

A 包括:至少一个向量数据文件,所述至少一个向量数据文件被配置成: 在至少一个输入数据流路径中提供经取回的输入向量数据样本集以用于所述向量处理操作
B 从至少一个输出数据流路径接收经重排序的结果输出向量数据样本集以便被存储
C 在所述至少一个输入数据流路径中提供的至少一个执行单元
D 在所述至少一个输入数据流路径中在所述至少一个向量数据文件与所述至少一个执行单元之间提供的至少一个抽头延迟线,
E 所述至少一个抽头延迟线被配置成:从所述至少一个向量数据文件接收所述输入向量数据样本集
F 针对等于所述向量处理操作中的向量处理级的数目的多个处理级中的每个处理级,在多个流水线寄存器中将所述输入向量数据样本集移位向量数据样本宽度,以在所述至少一个输入数据流路径中针对所述多个处理级中的每个处理级提供经移位的输入向量数据样本集
G 所述至少一个执行单元被配置成: 针对所述多个处理级中的每个处理级,在所述至少一个输入数据流路径上接收所述经移位的输入向量数据样本集
H 针对所述多个处理级中的每个处理级,对所述经移位的输入向量数据样本集执行所述向量处理操作以在所述至少一个输出数据流路径上提供所述结果输出向量数据样本集
I 至少一个重排序电路系统,所述至少一个重排序电路系统被配置成: 在所述至少一个输出数据流路径上接收所述结果输出向量数据样本集
J 将所述结果输出向量数据样本集重排序成经重排序的结果输出向量数据样本集,而无需将所述结果输出向量数据样本集存储在所述至少一个向量数据文件中
K 在所述至少一个输出数据流路径上提供所述经重排序的结果输出向量数据样本集。
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