**对比文件名称**：2011-07-20_EP1911232B_发明授权_EP1911232B1 Pre- and De-emphasis circuit
**目标专利名称**：带有内置去加重的高速预驱动器和电压电平转换器 CN103947114B
**本次调用的模型名称**：专利创造性评估模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：串行化器<br>**公开性判断**：《直接公开》 | 说明书第[0013]段：“The latch-mux predriver 12 receives two ½ rate - speed - data signals A0 and A1 at input ports 11A and 11B and multiplexes them into a full rate data signal using a full rate differential clock signal CLK with period T received from clock 16.” | 对比文件公开了“latch-mux predriver”（锁存复用预驱动器），其接收两个半速率数据信号A0和A1，并使用全速率时钟CLK将它们复用为一个全速率数据信号。这实现了将并行或低速数据转换为高速串行数据的功能，其作用与目标专利中“串行化器”的作用相同，即将数据串行化以供高速传输。因此，本领域技术人员能毫无疑义地确定对比文件的“latch-mux predriver”公开了“串行化器”这一技术特征。 |
| **技术特征B**：被耦合以从所述串行化器接收差分输入的预驱动器<br>**公开性判断**：《直接公开》 | 说明书第[0013]段：“Figure 1 shows a simplified block diagram of the SLVS driver comprising a latch-mux predriver 12 and an analog driver 14. The latch-mux predriver 12 receives two ½ rate ... data signals ... and multiplexes them into a full rate data signal ... The full rate data signal is then provided to the analog driver 14.” | 对比文件明确公开了“latch-mux predriver 12”（串行化器）的输出被提供给“analog driver 14”（模拟驱动器）。在目标专利中，“预驱动器”位于串行化器和驱动器之间，用于接收串行化器的差分输出并进行处理（如电平转换、去加重）。对比文件中的“latch-mux predriver 12”本身是串行化器，但整个驱动系统包含后续的模拟驱动器。然而，对比文件图3及第[0018]段进一步公开了“de-emphasis unit 100”包含“a second latch-mux predriver 112 and a de-emphasis driver 114”。这里的“second latch-mux predriver 112”接收来自主预驱动器（latch-mux predriver 12）中间节点的信号，其功能是产生用于去加重的延迟和反相信号，它作为一个信号处理单元耦合在串行化器（或主预驱动器）的输出之后，其作用是为驱动级提供处理后的信号，这与目标专利中“预驱动器”的功能定位（接收串行化器输出并进行处理以驱动后续驱动器）在广义上是相同的。因此，对比文件公开了“被耦合以从所述串行化器接收差分输入的预驱动器”这一特征。 |
| **技术特征C**：其中所述预驱动器包括：全p型金属氧化物硅(PMOS)交叉耦合电平转换器，其包括四个PMOS晶体管以从所述串行化器接收差分输入并提供预驱动器输出<br>**公开性判断**：《未公开》 | 说明书第[0020]段：“Referring to Fig. 4, a simplified circuit diagram of the main analog driver 14 and a de-emphasis driver 114 coupled in parallel at the output side according to the invention is shown. Preferably, both drivers are all NMOS push-pull 50 voltage source D2A drivers...” | 目标专利的技术特征C的核心在于使用一个 **“全PMOS交叉耦合电平转换器”** ，该结构由四个PMOS晶体管组成，用于实现从低电压域（如1.0V）到中间电压域（如1.8V）的电压电平转换。这是为了解决背景技术中提到的常规NMOS驱动器输入电容高、带宽受限，以及需要将信号从1.0V域转换到更高电压域的问题（参见目标专利说明书[0003]-[0004]段）。对比文件中的驱动器（主驱动器14和去加重驱动器114）明确描述为 **“all NMOS push-pull ... drivers”**（全NMOS推挽驱动器），其晶体管是NMOS（m1-m4, m1_d-m4_d），并且其电路结构是推挽式电流导引（current-steering）结构，而非PMOS交叉耦合结构。交叉耦合电平转换器是一种特定的用于电平位移的电路拓扑，与对比文件中的推挽驱动器在结构、工作原理（电平转换 vs. 电流驱动/去加重）和所用器件类型（全PMOS vs. 全NMOS）上均存在本质区别。对比文件既未明确描述也未示出任何由四个PMOS晶体管组成的交叉耦合电平转换器。因此，该技术特征既未被直接公开，也无法从对比文件的内容中合理推断得出。 |
| **技术特征D**：形成分别耦合到所述交叉耦合电平转换器的输出的去加重抽头的两个去加重PMOS晶体管<br>**公开性判断**：《未公开》 | 说明书第[0020]段：“...both drivers are all NMOS push-pull 50 voltage source D2A drivers...”；图4显示去加重功能由独立的、与主驱动器并联的 **“de-emphasis driver 114”** 实现。 | 目标专利的技术特征D限定了两个特定的“去加重PMOS晶体管”，它们作为“去加重抽头”耦合到全PMOS交叉耦合电平转换器的输出。这是一种将去加重功能集成到电平转换器输出节点的特定结构。对比文件实现去加重的方式完全不同，它使用了一个独立的、完整的 **“de-emphasis driver 114”**（去加重驱动器），该驱动器与主驱动器14在输出端并联（见图4）。这个去加重驱动器本身是一个完整的全NMOS推挽驱动器电路，包含多个晶体管和电阻，而不是两个简单的、作为抽头的PMOS晶体管。对比文件没有公开任何在电平转换器输出端连接特定PMOS晶体管作为去加重抽头的结构。因此，该技术特征未被对比文件公开。 |
| **技术特征E**：其中所述两个去加重PMOS晶体管与所述交叉耦合电平转换器并联耦合<br>**公开性判断**：《未公开》 | 说明书第[0020]段及图4：主驱动器14和去加重驱动器114在输出端（端口18和20）并联连接。 | 目标专利的特征E是特征D的进一步限定，描述了两个去加重PMOS晶体管与交叉耦合电平转换器的并联关系。虽然对比文件中的“de-emphasis driver 114”与“main analog driver 14”是并联的（见图4，节点22与170相连，节点24与172相连），但如前所述，对比文件的“驱动器”是完整的全NMOS推挽电路，而非目标专利中定义的“全PMOS交叉耦合电平转换器”加上“两个去加重PMOS晶体管”的组合体。由于对比文件未公开“全PMOS交叉耦合电平转换器”（特征C）和“两个去加重PMOS晶体管”（特征D），因此它们之间的“并联耦合”关系自然也未被公开。该特征依赖于未被公开的特定部件及其连接关系。 |
| **技术特征F**：耦合到预驱动器输出并被配置成从所述预驱动器接收差分输入的驱动器<br>**公开性判断**：《直接公开》 | 说明书第[0013]段：“The latch-mux predriver 12 ... The full rate data signal is then provided to the analog driver 14.” 第[0018]段：“The de-emphasis unit 100 comprises a second latch-mux predriver 112 and a de-emphasis driver 114.” | 对比文件明确公开了“analog driver 14”（主驱动器）和“de-emphasis driver 114”（去加重驱动器），它们都接收来自各自预驱动器（latch-mux predriver 12 和 second latch-mux predriver 112）的输出信号。这些驱动器被配置为接收差分输入（信号A/B或A_d/B_d）并产生最终的驱动输出（out_P/out_M）。其作用与目标专利中“驱动器”的作用相同，即放大信号以驱动传输线。因此，该技术特征被直接公开。 |
| **技术特征G**：其特征在于，来自所述串行化器的所述差分输入的每一输入线耦合到所述交叉耦合电平转换器的相应互补输入<br>**公开性判断**：《未公开》 | 说明书图2及第[0015]段描述了驱动器（m1-m4）的输入连接：“...with bases of transistors m1 and m4 being coupled for receiving component A of the predriver output signal and with the bases of transistors m2 and m3 being coupled for receiving component B of the differential predriver output signal.” | 该技术特征描述了差分输入信号线连接到“交叉耦合电平转换器”的“互补输入”。这一连接关系的前提是存在“交叉耦合电平转换器”这一特定部件。如对特征C的分析，对比文件未公开任何“全PMOS交叉耦合电平转换器”。对比文件驱动器（无论是主驱动器还是去加重驱动器）的输入是连接到NMOS晶体管的栅极，其电路拓扑是推挽结构，并非交叉耦合电平转换器结构。因此，该特定的连接关系未被对比文件公开。 |
| **技术特征H**：其特征在于，来自所述串行化器的所述差分输入的每一输入线耦合到所述去加重PMOS晶体管中的相应一个去加重PMOS晶体管的输入<br>**公开性判断**：《未公开》 | 说明书第[0020]段：“The bases of the transistors m1_d to m4_d are coupled for receiving predriver output signal components A_d and B_d from the second latch-mux predriver 112.” | 该技术特征描述了差分输入信号线连接到“去加重PMOS晶体管”的输入。这一连接关系的前提是存在“两个去加重PMOS晶体管”这一特定部件。如对特征D的分析，对比文件未公开任何作为“去加重抽头”的“去加重PMOS晶体管”。对比文件中用于去加重的部件是一个完整的“de-emphasis driver 114”，其输入信号（A_d, B_d）连接到该驱动器内多个NMOS晶体管（m1_d-m4_d）的栅极。这与目标专利中信号直接连接到两个特定PMOS晶体管输入的结构不同。因此，该特征未被公开。 |
| **技术特征I**：其特征在于，进一步包括：耦合在所述交叉耦合电平转换器与接地之间的尾电流控制晶体管<br>**公开性判断**：《未公开》 | 对比文件全文未提及“尾电流控制晶体管”（tail current control transistor）。图2和图4所示的驱动器电路使用电阻（R1/Rd1/Re1）连接到电源Vx，以及电阻（R3,R4/Rd2,Re2）和晶体管连接到地，构成推挽结构，其偏置和电流控制方式与目标专利中通过尾电流晶体管和电流镜进行控制的结构不同。 | 目标专利的特征I描述了一种特定的偏置/电流控制结构：一个尾电流控制晶体管耦合在交叉耦合电平转换器与地之间，用于设置输出共模电压等（参见目标专利图4、5及说明书[0048]、[0053]段）。对比文件的驱动器电路（图2、4）采用不同的架构，没有使用这种位于差分对尾部的单个电流控制晶体管。对比文件通过电源电压Vx、电阻和晶体管本身的导通状态来控制电流路径，没有公开“尾电流控制晶体管”这一元件及其连接关系。因此，该技术特征未被公开。 |
| **技术特征J**：被耦合以控制所述尾电流控制晶体管的第一电流镜<br>**公开性判断**：《未公开》 | 对比文件全文未提及“电流镜”（current mirror）用于控制驱动器的尾电流。 | 目标专利的特征J是特征I的进一步限定，引入了“第一电流镜”来控制尾电流控制晶体管（参见目标专利图4中的NMOS电流镜420，图5中的PMOS电流镜520）。对比文件的电路图中没有显示任何电流镜结构，其工作电流似乎由电源电压和电阻网络决定。没有证据表明对比文件公开了使用电流镜来控制驱动器尾电流的技术特征。因此，该特征未被公开。 |
| **技术特征K**：其特征在于，进一步包括：第二电流镜，所述第二电流镜被耦合以由所述第一电流镜控制，并且用以向所述两个去加重PMOS晶体管提供电流<br>**公开性判断**：《未公开》 | 对比文件全文未提及“第二电流镜”或类似的为去加重部件提供受控电流的结构。 | 目标专利的特征K描述了另一电流镜（第二电流镜），它由第一电流镜控制，并为两个去加重PMOS晶体管提供电流（参见目标专利图4中的PMOS电流镜435，图5中的第二主抽头电流晶体管535）。这是目标专利中实现精确电流控制以设定去加重强度的特定架构。对比文件未公开任何电流镜结构（特征J已论述），更未公开由第一电流镜控制的第二电流镜，以及用其为去加重晶体管提供电流的方案。对比文件的去加重强度主要通过调整去加重驱动器中的电阻值（Re1, Re2相对于Rd1, Rd2的比率）来实现（参见说明书第[0022]-[0024]段）。因此，该技术特征未被公开。 |
| **技术特征L**：其特征在于，所述串行化器由第一功率域供电，并且所述交叉耦合电平转换器由第二功率域供电<br>**公开性判断**：《未公开》 | 对比文件全文未提及“功率域”（power domain）或不同电压域的供电。说明书图2、4中仅示出单一的电源“Vx”。 | 目标专利的特征L明确限定了串行化器和交叉耦合电平转换器由不同的功率域供电（例如，1.0V和1.8V），这是其解决常规技术中电压电平转换问题的关键之一（参见目标专利说明书[0004]、[0044]段）。对比文件的电路描述中只提到一个电源“Vx”，没有迹象表明其串行化器（或预驱动器）和驱动器（或其中的部分电路）工作在不同的电压域。本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出存在不同功率域供电的技术方案。因此，该特征未被公开。 |
| **技术特征M**：其特征在于，所述集成电路与HDMI v1.4兼容设备、移动设备、机顶盒、电视、计算机、计算机视频卡、游戏控制台、DVD播放器、卫星接收机、监视器、显示器头戴式送受话器、视频中继器、摄像机、家庭影院接收机和视频切换设备中的至少一者集成<br>**公开性判断**：《隐含公开》 | 说明书第[0026]段：“Preferably, all components are integrated on a single semiconductor chip...” 说明书第[0002]段指出LVDS技术“widely adopted in telecommunication equipment”。 | 该特征限定了集成电路的应用或集成对象。对比文件明确教导其电路（特别是去加重单元）优选集成在单个半导体芯片上（第[0026]段）。虽然对比文件没有像目标专利那样具体列举HDMI v1.4兼容设备等一长串具体设备类型，但其背景技术（第[0002]段）指出LVDS技术广泛用于“telecommunication equipment”（电信设备）。电信设备是一个宽泛的类别，可以涵盖用于数据传输和视频传输的设备。本领域技术人员知道，高速串行接口（如LVDS、PCI Express）常用于计算机、电视、监视器等设备的数据传输。虽然目标专利的列表更具体且针对HDMI应用，但从对比文件公开的“集成在芯片上”以及其用于高速数据传输的教导出发，本领域技术人员有可能合理推断出该集成电路可以集成到各种需要高速数据传输的电子设备中，包括目标专利所列的某些设备类型（如计算机、电视、监视器）。因此，该技术特征可以被认为被对比文件隐含公开。 |
| **技术特征N**：其特征在于，所述串行化器、所述预驱动器和所述驱动器中的至少一者集成在至少一个半导体管芯上<br>**公开性判断**：《直接公开》 | 说明书第[0026]段：“Preferably, all components are integrated on a single semiconductor chip, which is facilitated by the use of same-design components for the de-emphasis unit 100 and the driver 10 requiring substantially same manufacturing steps.” | 对比文件明确且直接地公开了其所有组件（包括latch-mux predriver（相当于串行化器/预驱动器）、second latch-mux predriver（相当于预驱动器）、以及analog driver和de-emphasis driver（相当于驱动器））优选集成在单个半导体芯片（即半导体管芯）上。这完全覆盖了目标专利特征N中“至少一者集成在至少一个半导体管芯上”的技术方案。因此，该技术特征被直接公开。 |
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