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对比文件列表

2001-12-11_US6329940B_发明授权_US06329940B1 Current switching circuitry_+++A_b_c_d_f_g_h_i_k_l_t_u_v+++.docx

2026-03-27 11:12

2004-05-18_US6738006B_发明授权_US06738006B1 Digital_analog converter including gain control for a sub-digital_analog converter_+++H_a_g_k_w+++.docx

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2007-04-03_US7199742B_发明授权_US07199742B2 Digital-to-analog converter and related level shifter thereof_+++A_B_G_H_I_K_L_v+++.docx

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2009-08-13_US2009201186A_发明申请_US20090201186A1 CURRENT STEERING DAC AND VOLTAGE BOOSTER OF SAME_+++A_H_I_b_g_k_l_x+++.docx

2026-03-27 11:12

JP2001160744A_Description_20260321_0233_+++A_K_L_u_v_x+++.docx

2026-03-27 11:12

US2002030619A1_Description_20260321_0233_+++A_B_D_G_H_I_K_L_U_t_v_x+++.docx

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2007-04-03_US7199742B_发明授权_US07199742B2 Digital-to-analog converter and related level shifter thereof_+++A_B_G_H_I_K_L_v+++.docx

好的，作为一名专利创造性评估经验丰富的资深专利代理师，我将严格遵循您的指示，对对比文件是否公开目标专利权利要求的各技术特征进行深度分析和判断。

**对比文件名称：** 2007-04-03_US7199742B_发明授权_US07199742B2 Digital-to-analog converter and related level shifter thereof

**目标专利名称：** 具有内建负载衰减器的宽带数/模转换器CN102549929B

**模型名称：** 专利创造性评估模型

### 特征比对表格

技术特征描述及公开性判断	对比文件原文引用	公开性论述
A：其包括：数/模转换器DAC，其具有第一输出端和第二输出端，《直接公开》	说明书第6段：“The current-mode DAC 10 comprises two thermometer decoders 11, 12 and a plurality of current cells 14.”<br>图2：电流单元14的PMOS晶体管T3、T4的漏极分别连接到Vss，形成输出路径。	对比文件公开了一种电流模式DAC，其由多个电流单元构成。每个电流单元（如14, 60）包含PMOS开关晶体管T3、T4，其漏极分别连接到第二电源端子Vss，这构成了差动输出的两个端点，即第一输出端和第二输出端。本领域技术人员能够毫无疑义地确定该DAC具有两个输出端。因此，技术特征A被对比文件直接公开。
B：其中所述DAC包括双级联电流源和差动电流模式开关DCMS，《直接公开》	说明书第6段：“The current source 27 has four PMOS transistors T1, T2, T3, and T4. The PMOS transistors T1 and T2 are cascaded and connected to a first power terminal VDD.”<br>说明书第6段：“The gate of the PMOS transistor T3 receives the second output signal OUTN, and the gate of the PMOS transistor T4 receives the first output signal OUTP. Only one of the two PMOS transistors T3 and T4 is turned on at a time so that the current path of the generated current of the current source 27 is controlled.”	1. 双级联电流源：对比文件明确指出电流源27包含四个PMOS晶体管T1、T2、T3、T4，并明确记载“T1和T2是级联的（cascaded）”，且连接至电源VDD。这直接公开了由T1和T2构成的双级联电流源结构。<br>2. 差动电流模式开关(DCMS)：对比文件描述了T3和T4的栅极分别接收互补的控制信号OUTN和OUTP，使得在任一时刻仅其中一个导通，从而控制电流源产生的电流的路径。这实质上是利用一对差动连接的开关（T3、T4）来控制电流流向，其功能与目标专利中DCMS（将双级联电流源提供的电流引导至两个输出端之一）完全相同。因此，技术特征B被对比文件直接公开。
C：直流DC补偿级，其具有连接到所述DAC相应的所述第一输出端和第二输出端的第一输出端和第二输出端，《未公开》	无相关内容。	对比文件全文未提及任何用于向DAC输出添加直流分量的“DC补偿级”。目标专利的DC补偿级（如图3中的336a、336b）用于提供额外电流以确保负载衰减器工作，并设置输出直流电平。对比文件的电流单元无此独立结构。因此，技术特征C未被对比文件公开。
D：负载衰减器，其经适配以起隔离级的作用且具有第一输入端和第二输入端，《未公开》	无相关内容。	对比文件未公开任何“负载衰减器”结构，更未记载其“起隔离级的作用”。目标专利的负载衰减器（如图3中的330）是其核心改进之一，用于隔离后续负载对DAC性能的影响。对比文件未涉及此概念。因此，技术特征D未被对比文件公开。
E：其中所述DAC的所述第一输出端和第二输出端和所述DC补偿级的所述第一输出端和第二输出端被输入进所述负载衰减器相应的所述第一输入端和第二输入端，《未公开》	无相关内容。	由于对比文件既未公开“DC补偿级”（特征C），也未公开“负载衰减器”（特征D），因此更不可能公开DAC输出端、DC补偿级输出端与负载衰减器输入端之间的连接关系。因此，技术特征E未被对比文件公开。
F：且其中所述DC补偿级提供额外电流以使能所述负载衰减器在它的整个操作区域上的操作，《未公开》	无相关内容。	此特征描述了DC补偿级的功能。由于对比文件未公开DC补偿级，自然也未公开其“提供额外电流以使能负载衰减器操作”的功能。因此，技术特征F未被对比文件公开。
G：其中所述双级联电流源具有输出端且所述DCMS具有输入端，且其中所述双级联电流源的所述输出端连接到所述DCMS的所述输入端且连接到导轨电压。《直接公开》	说明书第6段及图2：“The PMOS transistors T1 and T2 are cascaded and connected to a first power terminal VDD.” 以及 “The gate of the PMOS transistor T3 receives the second output signal OUTN, and the gate of the PMOS transistor T4 receives the first output signal OUTP.”<br>从图2可明确看出，T2的漏极（双级联电流源的输出端）连接到T3和T4的源极（DCMS的输入端）。	1. 连接关系：对比文件图2清晰显示，级联晶体管T2的漏极同时连接到开关晶体管T3和T4的源极。这直接公开了“双级联电流源的输出端连接到DCMS的输入端”。<br>2. 连接到导轨电压：对比文件明确记载T1和T2级联并连接到第一电源端子VDD（即导轨电压）。T1的源极直接连接VDD。因此，“双级联电流源连接到导轨电压”也被直接公开。本领域技术人员能够毫无疑义地得出上述连接关系。因此，技术特征G被对比文件直接公开。
H：其中所述双级联电流源包括：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到导轨电压且所述第一PMOS晶体管的栅极连接到第一偏压电压《直接公开》	说明书第6段及图2：“The PMOS transistors T1 and T2 are cascaded and connected to a first power terminal VDD.”<br>图2明确显示T1的源极连接VDD，栅极连接偏压（标记为Bias）。	对比文件图2明确示出PMOS晶体管T1，其源极连接至第一电源端子VDD（即导轨电压），栅极连接至一个偏置电压（图中标记为Bias）。这完全对应于目标专利中“第一PMOS晶体管”及其连接关系。因此，技术特征H被对比文件直接公开。
I：第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述第一PMOS晶体管的漏极且所述第二PMOS晶体管的栅极连接到第二偏压电压。《直接公开》	说明书第6段及图2：“The PMOS transistors T1 and T2 are cascaded and connected to a first power terminal VDD.”<br>图2明确显示T2的源极连接T1的漏极，T2的栅极连接另一个偏压（图中亦标记为Bias，可与T1的偏压不同）。	对比文件图2明确示出PMOS晶体管T2，其源极连接至T1的漏极，栅极连接至一个偏置电压（图中标记为Bias）。这完全对应于目标专利中“第二PMOS晶体管”及其连接关系。T1和T2构成级联结构。因此，技术特征I被对比文件直接公开。
J：其中从所述负载衰减器发现的所述DAC的电阻等于所述第二PMOS晶体管的跨导乘以第一电阻乘以第二电阻，其中所述第一电阻是所述第二PMOS晶体管的从漏极到所述源极的电阻，且其中所述第二电阻是所述第一PMOS晶体管的从所述漏极到所述源极的电阻。《未公开》	无相关内容。	此特征是一个具体的电阻计算公式，其前提是存在“负载衰减器”并从其输入端看入DAC的电阻。对比文件未公开负载衰减器，也未给出从类似结构看入DAC电阻的该特定计算公式。因此，技术特征J未被对比文件公开。
K：其中所述DCMS包括：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到所述双级联电流源的所述输出端，所述第一PMOS晶体管的栅极连接到第一数据输入端，且所述第一PMOS晶体管的漏极连接到所述DAC的所述第一输出端《直接公开》	说明书第6段及图2：“The gate of the PMOS transistor T3 receives the second output signal OUTN, and the gate of the PMOS transistor T4 receives the first output signal OUTP.”<br>图2显示T3的源极连接T2的漏极（双级联电流源输出端），T3的漏极连接到Vss（作为输出路径的一部分）。OUTN和OUTP是由数字信号（如in1-in3）经解码和电平转换后得到的数据控制信号。	对比文件公开了PMOS晶体管T3。其源极连接至T2的漏极（即双级联电流源的输出端）。其栅极接收信号OUTN，该信号是基于输入数字信号（in1-in3）产生的，用于控制电流流向的数据信号，相当于“第一数据输入端”。其漏极连接到Vss，该连接点构成了DAC的一个输出路径（即第一输出端）。虽然对比文件输出端为单端接地形式，而目标专利为差动输出，但T3作为受数据信号控制的开关晶体管，其结构、连接关系及功能（控制电流从电流源流向输出端）与目标专利DCMS中的“第一PMOS晶体管”实质相同。因此，技术特征K被对比文件直接公开。
L：第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述双级联电流源的所述输出端，所述第二PMOS晶体管的栅极连接到第二数据输入端，且所述第二PMOS晶体管的漏极连接到所述DAC的所述第二输出端。《直接公开》	说明书第6段及图2：“The gate of the PMOS transistor T3 receives the second output signal OUTN, and the gate of the PMOS transistor T4 receives the first output signal OUTP.”<br>图2显示T4的源极连接T2的漏极（双级联电流源输出端），T4的漏极连接到Vss（作为输出路径的一部分）。	对比文件公开了PMOS晶体管T4。其源极连接至T2的漏极（即双级联电流源的输出端）。其栅极接收信号OUTP，该信号是与OUTN互补的数据控制信号，相当于“第二数据输入端”。其漏极连接到Vss，该连接点构成了DAC的另一个输出路径（即第二输出端）。T4与T3构成一对差动开关。因此，技术特征L被对比文件直接公开。
M：其中所述DC补偿级包括：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到导轨电压，其中所述第一PMOS晶体管的漏极连接到所述DAC的所述第一输出端，且其中所述第一PMOS晶体管的栅极连接到PMOS偏压电压VBP《未公开》	无相关内容。	对比文件未公开任何独立的“DC补偿级”及其内部晶体管结构（如连接在电源VDD和DAC输出端之间，栅极接固定偏压VBP的PMOS晶体管）。因此，技术特征M未被对比文件公开。
N：第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述导轨电压，其中所述第二PMOS晶体管的漏极连接到所述DAC的所述第二输出端，且其中所述第二PMOS晶体管的栅极连接到VBP。《未公开》	无相关内容。	同特征M，对比文件未公开DC补偿级，因此也未公开其包含的第二PMOS晶体管及其具体连接关系。因此，技术特征N未被对比文件公开。
O：其中所述负载衰减器包括：第一放大器，其中所述第一放大器的正输入端接收第一参考信号《未公开》	无相关内容。	对比文件未公开“负载衰减器”，因此也未公开其内部包含的放大器及接收参考信号的结构。因此，技术特征O未被对比文件公开。
P：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到所述负载衰减器的所述第一输入端和所述第一放大器的负输入端，其中所述第一PMOS晶体管的栅极连接到所述第一放大器的输出端，且其中所述第一PMOS晶体管的漏极连接到所述负载衰减器的第一输出端《未公开》	无相关内容。	对比文件未公开负载衰减器及其内部由放大器负反馈控制的PMOS晶体管结构。因此，技术特征P未被对比文件公开。
Q：第二放大器，其中所述第二放大器的正输入端接收第二参考信号《未公开》	无相关内容。	同特征O，对比文件未公开负载衰减器及其内部放大器。因此，技术特征Q未被对比文件公开。
R：第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述负载衰减器的所述第二输入端和所述第二放大器的负输入端，其中所述第二PMOS晶体管的栅极连接到所述第二放大器的输出端，且其中所述第二PMOS晶体管的漏极连接到所述负载衰减器的第二输出端。《未公开》	无相关内容。	同特征P，对比文件未公开负载衰减器及其内部结构。因此，技术特征R未被对比文件公开。
S：其中所述第一放大器和第二放大器具有转移函数，其中所述第一PMOS晶体管和所述第二PMOS晶体管具有跨导，且其中从所述DAC发现的所述负载衰减器的电阻是所述转移函数与所述跨导的商的倒数。《未公开》	无相关内容。	此特征描述了负载衰减器内部组件参数（放大器转移函数、晶体管跨导）与其输入阻抗之间的数学关系。由于对比文件未公开负载衰减器，自然也未公开此关系。因此，技术特征S未被对比文件公开。
T：其中从所述负载衰减器发现的所述DAC的电阻与从所述DAC发现的所述负载衰减器的电阻的比率的值的计算不受外部负载电阻限制。《未公开》	无相关内容。	此特征描述了由负载衰减器带来的、DAC与负载衰减器之间阻抗关系不受外部负载限制的特性。该特性是目标专利负载衰减器所带来的技术效果。对比文件未公开负载衰减器，也未提及或实现此特性。因此，技术特征T未被对比文件公开。
U：其中所述负载衰减器起作用以避免从所述DAC中发现输出摆动，从而减小所述DAC的信号/代码相依行为。《未公开》	无相关内容。	此特征描述了负载衰减器所起到的具体作用（隔离输出摆动，减小DAC的非线性）。这是目标专利负载衰减器的核心功能和效果。对比文件未公开负载衰减器，其解决“glitch energy”和有限输出阻抗问题是通过改进电平移位器使开关管工作在饱和区（见说明书第24段），而非通过负载衰减器隔离。因此，技术特征U未被对比文件公开。
V：其中所述负载衰减器的输入节点的低阻抗实现短时脉冲波形干扰能量的快速释放。《隐含公开》	说明书第24段：“the output impendence of the current cell 60 is almost increased by gmr0 times... the output impendence of each current cell 60 is greater enough to reduce the finite output resistance effect of the current source and to decrease the glitch energy.”	目标专利说明书记载，负载衰减器的输入节点为低阻抗节点，可实现glitch能量的快速释放，从而改进动态性能（见说明书第[0043]段）。对比文件明确记载其发明目的是通过增加电流单元的输出阻抗（output impedance）来减小glitch能量（glitch energy）（见摘要、第10、24段）。虽然实现手段不同（目标专利用负载衰减器提供低阻抗节点吸收glitch；对比文件通过提高DAC自身输出阻抗来抑制glitch效应），但两者都涉及并致力于解决“glitch能量”的问题，且都认识到快速释放或减小glitch能量对性能有益。在隐含公开的宽松判断标准下，可以认为对比文件涉及了“实现短时脉冲波形干扰能量的快速释放”这一技术问题或效果。因此，技术特征V被对比文件隐含公开。
W：其进一步包括连接到所述负载衰减器的输出端的滤波器。《未公开》	无相关内容。	对比文件未公开任何连接到DAC输出端的滤波器。目标专利的滤波器（如图3中的354）是连接在负载衰减器输出端的可选组件。因此，技术特征W未被对比文件公开。
X：其中所述DAC是低功率高分辨率宽带DAC。《未公开》	无相关内容。	对比文件虽然涉及高速DAC（见第5段），但并未明确描述其DAC具有“低功率”、“高分辨率”、“宽带”这些特定属性。这些是目标专利对其DAC的概括性描述。因此，技术特征X未被对比文件公开。