对比文件的名称：2003-09-09_US6617904B_发明授权_US06617904B1 Electronic circuit with clock generating circuit
目标专利的名称：419具有同步化输出的分频器CN102356369B
本次调用的模型名称：DeepSeek-R1
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：《隐含公开》 | 参见说明书第3栏第55行至第4栏第2行：“The clock derivation circuit contains a main clock input 120, a clock processing circuit 122... The clock processing circuit 122 has clock outputs coupled to data inputs of the dual edge triggered flip-flops 124a-c.” 以及第4栏第32-35行：“Traces CLK_1_asyn and CLK_2_asyn show derived clock signals at the outputs of clock processing circuit 122, derived from input clock signal CLK_0.” | 对比文件中的时钟处理电路（clock processing circuit 122）从主时钟输入120接收输入时钟信号CLK_0，并产生衍生时钟信号（如CLK_1_asyn, CLK_2_asyn）。本领域技术人员能够毫无疑义地理解，该“处理”或“衍生”过程必然包含在频率上对输入时钟信号进行划分（分频）的操作，以得到频率可能不同的新时钟信号。尽管对比文件未明确使用“划分”一词，但生成衍生时钟信号（derived clock signals）这一功能实质与目标专利中“在频率上对时钟信号进行划分”的功能相同。因此，该技术特征被对比文件隐含公开。 |
| **技术特征B**：《隐含公开》 | 参见说明书第4栏第32-40行：“Traces CLK_1_asyn and CLK_2_asyn show derived clock signals at the outputs of clock processing circuit 122, derived from input clock signal CLK_0. By way of example the derived clock signal CLK_1_asyn has the same frequency as the input clock signal CLK_0 and the derived clock signal CLK_2_asyn has half the frequency of the input clock signal CLK_0. The phase relation between the input clock signal CLK_0 on one hand and the derived clock signals CLK_1_asyn and CLK_2_asyn on the other hand is determined by delays occurring in clock processing circuit 122. In general, there is no guarantee that edges in the derived clock signals CLK_1_asyn and CLK_2_asyn coincide.” | 对比文件明确公开了时钟处理电路122输出多个衍生时钟信号（如CLK_1_asyn和CLK_2_asyn），这些信号之间以及它们与输入时钟CLK_0之间的相位关系由处理电路中的延迟决定，且其边沿通常不保证对齐。这意味着这些衍生信号之间存在不确定的延迟（即第一时间）。虽然对比文件未明确这些信号是“单端”的，但在电子电路领域，时钟信号通常以单端形式存在和传输。本领域技术人员可以合理推断，时钟处理电路122提供了至少两个信号，且由于内部电路路径差异，这些信号的上升沿之间存在延迟。这与目标专利中“提供第一及第二单端信号，所述第一单端信号的上升沿从所述第二单端信号的上升沿延迟第一时间”的技术特征相符，因此该特征被隐含公开。 |
| **技术特征C**：《未公开》 | 参见说明书第4栏第40-47行：“Traces CLK_1 and CLK_2 show sampled versions of the derived clock signals CLK_1_aysn and CLK_2_aysn. The derived clock signals CLK_1_aysn and CLK_2_aysn are sampled both at rising and falling edges of the input clock signal CLK_0... As a result, edges in the sampled clock signals CLK_1, CLK_2 coincide with one another.” | 对比文件公开了使用双沿触发器（dual edge triggered flip-flops）对衍生时钟信号进行重新取样（采样），使得采样后的信号边沿彼此对齐，这实现了对输入信号“去偏斜”（deskew）的效果。然而，目标专利的“同步电路”被配置为产生“差分输出信号”，即包括互补的第一和第二差分输出信号。对比文件中的双沿触发器输出的是单个的采样时钟信号（如CLK_1, CLK_2），并非一对互补的差分信号。其功能是产生多个同步的、但相位/频率可能不同的时钟信号，而非从一对具有偏斜的单端信号产生一对时间对准的互补差分信号。因此，该技术特征未被对比文件公开。 |
| **技术特征D**：《未公开》 | 参见说明书第4栏第40-44行：“The derived clock signals CLK_1_aysn and CLK_2_aysn are sampled both at rising and falling edges of the input clock signal CLK_0, because the flip-flops 124a-c are dual edge triggered flip-flops.” | 对比文件公开了双沿触发器基于输入时钟信号CLK_0对其数据输入端的信号进行重新取样。然而，目标专利权利要求明确限定了同步电路分别对第一和第二单端信号进行重新取样以获得第一和第二差分输出信号，这是一个明确的、分离的信号处理路径。对比文件虽然教导了对多个信号进行采样，但并未公开一个专门“对所述第一单端信号，而非所述第二单端信号进行重新取样”的特定操作路径以生成“第一差分输出信号”。更重要的是，对比文件未公开“差分输出信号”这一概念。因此，该技术特征未被公开。 |
| **技术特征E**：《未公开》 | 参见说明书第4栏第40-44行：“The derived clock signals CLK_1_aysn and CLK_2_aysn are sampled both at rising and falling edges of the input clock signal CLK_0, because the flip-flops 124a-c are dual edge triggered flip-flops.” | 理由同技术特征D。对比文件未公开一个专门“对所述第二单端信号进行重新取样”的特定操作路径以生成“第二差分输出信号”，也未公开“差分输出信号”。因此，该技术特征未被公开。 |
| **技术特征F**：《未公开》 | 参见说明书第4栏第44-47行：“As a result, edges in the sampled clock signals CLK_1, CLK_2 coincide with one another.” | 对比文件确实公开了采样后的时钟信号（CLK_1, CLK_2）的边沿彼此对齐，这相当于“从所述时钟信号去偏斜”。然而，目标专利要求输出的是“差分输出信号”，并且这两个差分输出信号“偏移统一时间”。对比文件输出的是独立的采样时钟信号，它们之间没有构成差分对，也没有被描述为具有“偏移统一时间”的关系（差分信号的互补性意味着固定的相位差，而非简单的边沿对齐）。因此，该技术特征未被公开。 |
| **技术特征G**：《未公开》 | 未找到对应内容。 | 对比文件公开了“clock processing circuit 122”用于产生衍生时钟信号，但并未披露其内部具体电路结构。目标专利权利要求明确限定了单端分频器包含“耦合成回路的第一反相器、第二反相器及第三反相器”，并且第一、第二反相器由时钟信号的不同版本锁存。这是一种具体的电路实现方式。对比文件完全没有公开或暗示这种由三个反相器构成环路并由时钟信号锁存其中两个反相器的特定分频器结构。因此，该技术特征未被公开。 |
| **技术特征H**：《未公开》 | 未找到对应内容。 | 对比文件中的同步功能由“dual edge triggered flip-flops 124a-c”实现。虽然双沿触发器内部可能包含开关元件（如传输门），但对比文件并未明确公开同步电路包含“第一及第二开关，其耦合到所述单端分频器且操作以分别接收所述第一及第二单端信号”这样的具体结构。目标专利权利要求限定了开关是耦合在单端分频器和后续反相器之间的明确元件。对比文件未披露此具体连接关系。因此，该技术特征未被公开。 |
| **技术特征I**：《未公开》 | 未找到对应内容。 | 对比文件中的双沿触发器输出采样后的时钟信号。目标专利权利要求限定了同步电路包含“第一及第二反相器...操作以提供所述差分输出信号”。这是一种利用反相器产生互补输出的具体电路结构。对比文件并未公开使用两个反相器来分别提供差分输出信号对。因此，该技术特征未被公开。 |
| **技术特征J**：《未公开》 | 未找到对应内容。 | 该特征限定了同步电路的另一种配置，其中反相器直接接收单端信号，并由开关启用/停用。对比文件中的双沿触发器未公开这种由开关控制的反相器结构来接收和输出信号。因此，该技术特征未被公开。 |
| **技术特征K**：《未公开》 | 未找到对应内容。 | 该特征限定了用于启用/停用反相器的开关。对比文件未公开这样的结构。因此，该技术特征未被公开。 |
| **技术特征L**：《未公开》 | 未找到对应内容。 | 同技术特征H，对比文件未公开同步电路包含明确耦合以接收第一和第二单端信号的第一及第二开关。因此，该技术特征未被公开。 |
| **技术特征M**：《未公开》 | 未找到对应内容。 | 同技术特征I，对比文件未公开同步电路包含分别耦合到第一及第二开关的第一及第二反相器。因此，该技术特征未被公开。 |
| **技术特征N**：《未公开》 | 未找到对应内容。 | 该特征限定了同步电路包含第三及第四开关，分别耦合到第一及第二反相器。这对应于图7所示的两级重新取样结构中的第二级开关。对比文件中的双沿触发器是单级采样结构，未公开这种级联的开关配置。因此，该技术特征未被公开。 |
| **技术特征O**：《未公开》 | 未找到对应内容。 | 该特征限定了同步电路包含第三及第四反相器，分别耦合到第三及第四开关。这对应于图7所示的两级重新取样结构中的第二级反相器。对比文件未公开此结构。因此，该技术特征未被公开。 |
| **技术特征P**：《未公开》 | 未找到对应内容。 | 该特征限定了同步电路操作以提供差分输出信号。如前述，对比文件的电路不提供差分输出信号。因此，该技术特征未被公开。 |
| **技术特征Q**：《未公开》 | 未找到对应内容。 | 该特征限定了第一、第二开关由时钟信号的第一版本控制，第三、第四开关由时钟信号的第二版本控制。这对应于图7所示的两级重新取样结构中不同级由互补时钟控制的具体时序方案。对比文件未公开这种使用不同版本时钟控制不同开关的具体控制逻辑。因此，该技术特征未被公开。 |
| **技术特征R**：《未公开》 | 未找到对应内容。 | 该特征限定了单端分频器进一步提供第三及第四单端信号，且同步电路包含四个开关分别接收这四个信号。这对应于图8所示的用于产生正交（I/Q）信号的扩展结构。对比文件仅公开了产生多个衍生时钟信号，但未公开提供四个单端信号并由四个开关分别接收的具体配置，也未涉及正交信号生成。因此，该技术特征未被公开。 |
| **技术特征S**：《未公开》 | 未找到对应内容。 | 该特征限定了四个反相器分别耦合到四个开关，以提供差分同相和正交本机振荡器信号。这是用于产生正交LO信号的具体电路结构。对比文件未公开此结构。因此，该技术特征未被公开。 |
| **技术特征T**：《未公开》 | 未找到对应内容。 | 该特征限定了同步电路进一步包含第五至第八开关，分别耦合到第一至第四反相器。这对应于图8所示的两级重新取样结构中的第二级开关（用于I/Q信号）。对比文件未公开此结构。因此，该技术特征未被公开。 |
| **技术特征U**：《未公开》 | 未找到对应内容。 | 该特征限定了第五至第八反相器分别耦合到第五至第八开关，以提供差分I/Q LO信号。这是用于正交信号的两级重新取样结构中的第二级反相器。对比文件未公开此结构。因此，该技术特征未被公开。 |
| **技术特征V**：《未公开》 | 未找到对应内容。 | 该特征限定了用于正交信号生成的复杂时钟控制方案（第一、第二、第七、第八开关由时钟第一版本控制，第三、第四、第五、第六开关由时钟第二版本控制）。对比文件未公开此控制方案。因此，该技术特征未被公开。 |
| **技术特征W**：《未公开》 | 未找到对应内容。 | 该特征限定了同步电路包含同相/正交同步电路，用于同步同相和正交沟道上的信号。对比文件的电路用于同步多个衍生时钟信号，并未涉及同相（I）和正交（Q）信号通道的同步。因此，该技术特征未被公开。 |
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