对比文件名称：发明公开_EP2710472A1 MEMORY WITH METADATA STORED IN A PORTION OF THE MEMORY PAGES
目标专利名称：提供用于动态随机存取存储器DRAM高速缓存标记的空间高效存储
模型名称：DeepSeek最新版本模型
特征比对表格：
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：一种基于处理器的系统，《直接公开》** | [p0003] "...processing core or Central Processing Unit (CPU)..."； [p0005] "Computer processing systems..."； [p0050] "...accessed by a master device such as a processing core..."； [p0052] 描述了逻辑块、模块、电路等可由处理器执行或实施于ASIC中。 | 对比文件多次提及“处理核心（processing core）”、“中央处理单元（CPU）”、“计算机处理系统”以及由处理器或ASIC执行的功能，这明确公开了一个包含处理单元的系统，即基于处理器的系统。该特征在对比文件整体技术方案中作为执行内存配置和管理功能的主体，与目标专利中作为DRAM高速缓存管理电路载体的基于处理器的系统所起的作用相同。 |
| **技术特征B：动态随机存取存储器DRAM高速缓存，其为高带宽存储器的一部分，所述DRAM高速缓存被配置为提供多个各自包括标记存储区域、数据存储区域及错误保护区域的高速缓存条目，《直接公开》** | [p0003] "...configuring large Dynamic Random Access Memory (DRAM) structures for use as cache memory."； [p0005] "Low Power Stacked DRAM systems... may now be more attractive for caches close to the CPU."； [p0029] "...configuration of a Low Power Stacked DRAM... as a cache memory."； [p0038] "page 202 is configured as a cache."； [p0040] "lines L1-L15 are utilized for storing data, while line L0 is earmarked for metadata."； [p0046] "ECC bits occupy 11-bits, and tag information including state bits (representing valid/dirty/locked states) occupy 13+3 = 16-bits." | 对比文件明确公开了将大型DRAM结构（特别是低功耗堆叠DRAM）配置为高速缓存（cache memory）。其具体实施例（图2及对应描述）将DRAM页面（page 202）配置为高速缓存，其中线条L1-L15用于存储数据（相当于数据存储区域），线条L0专门用于存储元数据（metadata），元数据包括标记（tag）和ECC位（相当于错误保护区域）。这直接公开了高速缓存条目包含数据存储区域和存储标记及错误保护码的区域。虽然对比文件未明确使用“高带宽存储器（HBM）”一词，但其描述的低功耗堆叠DRAM具有“宽输入/输出接口”、“高带宽数据传输”特性（见[p0006]），本领域技术人员可直接确定其属于高带宽存储器范畴。因此，该技术特征被直接公开。 |
| **技术特征C：及DRAM高速缓存管理电路，其位于所述基于处理器的系统的计算裸片上并以通信方式耦合到所述DRAM高速缓存，《隐含公开》** | [p0027] "...actions... can be performed by specific circuits (e.g., application specific integrated circuits (ASICs)), by program instructions being executed by one or more processors, or by a combination of both."； [p0038] "...when a data request is directed to page 202... page 202 is first opened for inspection. Next, line L0 is accessed, and metadata including tags... are analyzed..."； [p0042] "...the search process..."； [p0050] "...accessed by a master device such as a processing core through a wide input/output interface, true silicon via (TSV) interface, or a stacked interface." | 对比文件描述了执行内存配置、访问、分析和搜索请求等功能，这些功能可以通过专用电路（如ASIC）或由处理器执行的程序指令来实现（[p0027]）。这隐含了存在执行这些管理功能的电路或逻辑。同时，对比文件描述了处理核心通过宽I/O、TSV或堆叠接口访问DRAM系统（[p0050]），这隐含了管理电路/逻辑与DRAM高速缓存之间的通信耦合。虽然未明确提及“计算裸片”，但ASIC或处理器通常位于计算裸片（如CPU裸片）上。因此，本领域技术人员可以合理推断出存在一个位于计算裸片上并与DRAM高速缓存通信耦合的、用于执行所述管理功能的电路（即DRAM高速缓存管理电路）。 |
| **技术特征D：所述DRAM高速缓存管理电路经配置以：改变所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述错误保护区域的用途，以存储所述高速缓存条目的标记及错误检测码EDC而非错误校正码ECC，《直接公开》** | [p0011] "metadata may comprise at least one of error-correcting code (ECC), address tags..."； [p0034] "Page 202 comprises 16- ways or lines L0-L15... Lines L1-L15 are utilized for storing data, while line L0 is earmarked for metadata."； [p0035] "fields E0-E15 may comprise ECC bits relating to lines L0-L15."； [p0040] "13 -bits of tag information may be stored in each of fields E1-E15, corresponding to lines L1-L15."； [p0046] "ECC bits occupy 11-bits, and tag information... occupy 13+3 = 16-bits." | 对比文件明确公开了将DRAM页面的一部分（线条L0，即元数据区域）用于存储与数据线条（L1-L15）对应的元数据，该元数据包括地址标记（tag）和错误校正码（ECC）（[p0011], [p0035], [p0040], [p0046]）。这直接公开了改变原本可能用于其他目的的存储区域的用途，以存储标记和错误保护码。虽然对比文件使用的是“ECC”，而目标专利权利要求中使用的是“EDC”，但根据目标专利说明书第[0027]段，EDC是用于错误检测的码（如CRC），而ECC（如SECDED）兼具错误检测和校正功能。在功能上，EDC是ECC的子集或一种特定类型（仅检测不校正）。当对比文件公开使用ECC时，其必然包含了错误检测的功能，即公开了使用一种错误检测码。因此，从“存储标记和一种错误保护码（ECC，其包含错误检测功能）”可以直接确定“存储标记及错误检测码（EDC）”。该特征在对比文件中用于为缓存数据提供错误保护和标记存储，与目标专利中为节省空间而改变错误保护区域用途的作用实质相同。 |
| **技术特征E：将所述DRAM高速缓存的所述多个高速缓存条目中的高速缓存条目的所述标记存储区域合并到所述高速缓存条目的所述数据存储区域中，《隐含公开》** | [p0034] "Page 202 comprises 16- ways or lines L0-L15... Lines L1-L15 are utilized for storing data, while line L0 is earmarked for metadata."； [p0040] "tags thus stored in fields E1-E15 will ensure that all of the tags corresponding to lines L1-L15 in page 202 are contained within page 202."； [p0048] "From the above disclosure... each page of the memory device... may be divided into a first portion (for example, lines L1-L15) and a second portion (such as, line L0), such that the first portion comprises data, and the second portion comprises metadata corresponding to the data in the first portion." | 对比文件将整个DRAM页面（page 202）视为一个集合（set），数据存储在L1-L15线条，对应的标记（tag）存储在L0线条的特定字段（E1-E15）中（[p0034], [p0040]）。页面被分为第一部分（数据）和第二部分（元数据，含标记）（[p0048]）。在整个页面（可视为一个大的高速缓存条目集合或一个条目）的视角下，标记存储区域（L0中的部分）和数据存储区域（L1-L15）共同位于同一个页面/存储结构中，而不是物理上完全分离的独立区域。这种设计意味着标记存储功能被整合到了包含数据存储的同一更大的存储单元（页面）内，可以被理解为一种“合并”。本领域技术人员基于对比文件的页面划分和元数据与数据的对应存储关系，可以推理出标记存储区域在结构上被合并或整合到了承载数据存储的页面框架内，从而不再需要一个完全独立、专用于标记的物理存储区域。 |
| **技术特征F：将待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述数据存储区域中，《直接公开》** | [p0035] "lines L1-L15 may first be filled with data to be stored in page 202."； [p0038] "if there is a hit in one of the tags... the line L1-L15 corresponding to the tag... will be determined to be the line comprising requested data. The data line comprising requested data may then be read out..." | 对比文件明确描述了将待存储的数据填充到页面的数据线条（L1-L15）中（[p0035]），以及从这些数据线条中读取数据（[p0038]）。这直接公开了将数据写入DRAM高速缓存的数据存储区域（即L1-L15线条）。该操作在对比文件整体技术方案中是高速缓存的基本功能，与目标专利中的作用相同。 |
| **技术特征G：及将所述高速缓存条目的所述标记及所述EDC写入所述高速缓存条目的所述错误保护区域中，而不将ECC写入所述高速缓存条目的所述错误保护区域中。《直接公开》** | [p0035] "ECC bits may then be calculated for each of the lines of data L1-L15, and the ECC bits may be stored in fields E1-E15 respectively."； [p0040] "13 -bits of tag information may be stored in each of fields E1-E15, corresponding to lines L1-L15."； [p0046] "ECC bits occupy 11-bits, and tag information including state bits... occupy 13+3 = 16-bits." | 对比文件明确公开了对于每个数据线条（L1-L15），计算其ECC位并将这些ECC位与对应的标记信息一起存储在元数据区域（线条L0的字段E1-E15）中（[p0035], [p0040], [p0046]）。这直接对应于“将高速缓存条目的标记及错误保护码写入错误保护区域中”。同特征D的论述，对比文件公开的“ECC”在功能上包含了“EDC”。同时，对比文件将标记和ECC存储在元数据区域，并未描述在该同一区域额外存储另一种不同的“ECC”（目标专利权利要求中特指与EDC不同的那种ECC，如用于校正的ECC）。因此，对比文件公开的方案是向该区域写入标记和ECC（其包含检测功能），这直接确定了“写入标记及EDC，而不写入（另一种）ECC”的技术特征。 |
| **技术特征H：其中所述DRAM高速缓存管理电路经配置为以通写模式操作。《未公开》** | 对比文件未提及通写（write-through）模式。 | 对比文件全文没有描述任何关于写入数据时同时写入高速缓存和下级存储器（如主存）以保证两者一致的“通写模式”。其关注点在于高速缓存自身的结构、元数据组织和访问优化，未涉及写入策略的具体模式。因此，该技术特征既未被直接公开，也无法从已有内容中合理推断。 |
| **技术特征I：根据权利要求2所述的基于处理器的系统，其中所述DRAM高速缓存管理电路进一步经配置以：读取所述DRAM高速缓存的所述多个高速缓存条目的所述高速缓存条目；确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC指示数据错误，从系统存储器DRAM读取对应于所述高速缓存条目的存储行。《隐含公开》** | [p0038] "when a data request is directed to page 202 of DRAM system 200, page 202 is first opened for inspection. Next, line L0 is accessed, and metadata including tags in fields E1-E15 are analyzed."； [p0042] "If such ECC bits reveal that an error may have occurred in the tags, then the previous determination of hits/misses in earlier beats may need to be suitably revised."； [p0043] "Assuming that the ECC bits indicate that no errors are present in the requested data... the data... is retrieved..."； [p0038] "Thereafter, embodiments may then initiate access to main memory to service the data request." | 对比文件公开了在读取数据时，会访问元数据区域（含ECC位）进行检查（[p0038]），并基于ECC位判断数据是否存在错误（[p0042], [p0043]）。这隐含了“确定错误保护区域中的错误保护码是否指示数据错误”这一步骤。同时，对比文件提到如果高速缓存未命中，则会启动对主存储器（main memory）的访问以服务数据请求（[p0038]）。虽然未明确描述在检测到数据错误时从“系统存储器DRAM”读取，但本领域技术人员可以合理推断，当在高速缓存中检测到数据错误时，一种可靠的纠错方式就是从存储了正确数据副本的下级存储器（如对比文件中的“main memory”，其通常由DRAM构成，即系统存储器DRAM）中读取对应行。因此，该技术特征的整体流程可以被隐含公开。 |
| **技术特征J：其中：所述DRAM高速缓存管理电路经配置为以回写模式操作；所述DRAM高速缓存管理电路包括多个脏指示符，其对应于所述DRAM高速缓存的所述多个高速缓存条目；及所述DRAM高速缓存管理电路进一步经配置以：确定所述待高速缓存的数据是否已经修改；响应于确定所述待高速缓存的数据已经修改：将所述待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目的所述数据存储区域中；将所述高速缓存条目的所述标记写入所述高速缓存条目的标记存储区域中；将所述高速缓存条目的ECC写入所述高速缓存条目的所述错误保护区域中；及设置所述多个脏指示符中对应于所述高速缓存条目的脏指示符，以指示所述高速缓存条目含有经修改数据；及响应于确定所述待高速缓存的数据尚未经修改：设置所述多个脏指示符中对应于所述高速缓存条目的脏指示符，以指示所述高速缓存条目含有未经修改的数据；其中所述DRAM高速缓存管理电路经配置以进一步响应于确定所述待高速缓存的数据尚未经修改，改变所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述错误保护区域的用途以存储所述高速缓存条目的所述标记及所述EDC而ECC，将所述DRAM高速缓存的所述多个高速缓存条目中的高速缓存条目的所述标记存储区域合并到所述高速缓存条目的所述数据存储区域中，将所述待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目的所述数据存储区域中，且将所述高速缓存条目的所述标记及所述EDC写入所述高速缓存条目的所述错误保护区域中。《隐含公开》** | [p0011] "metadata may comprise at least one of error-correcting code (ECC), address tags, directory information, memory coherency information, or dirty/valid/lock information."； [p0046] "tag information including state bits (representing valid/dirty/locked states) occupy 13+3 = 16-bits."； [p0046] "Valid and dirty bits may assist in tracking and replacing outdated/modified cache lines."； [p0035] 描述了将数据写入数据线条（L1-L15）并计算存储ECC；[p0040]描述了存储标记信息。 | 对比文件明确将“脏（dirty）”信息作为元数据（metadata）的一部分（[p0011]），并具体说明标记信息包含表示有效/脏/锁定状态的状态位（[p0046]），脏位有助于跟踪和替换已修改的高速缓存行（[p0046]）。这隐含了存在对应于高速缓存条目的脏指示符（即元数据中的脏位）。拥有脏指示符是支持回写模式（write-back）的典型特征，在回写模式下，需要区分数据是否被修改以决定写回时机。因此，本领域技术人员可以从对比文件公开的“脏位”这一特征，合理推断其DRAM高速缓存管理电路可以被配置为以回写模式操作。对比文件也公开了写入数据和相应元数据（含标记、ECC）的基本操作（[p0035], [p0040]）。虽然对比文件没有像目标专利权利要求J那样详细描述根据数据是否修改而完全区分两套不同的存储流程（一套用ECC，一套用EDC），但它公开了元数据中包含脏位，并且元数据区域统一存储标记和ECC。本领域技术人员基于对比文件给出的“脏位”和“统一存储标记和ECC的元数据区域”这两个要素，结合回写模式的一般知识，有可能推理出可以根据脏位状态来决定对数据条目的处理方式，其中可能包括对干净和脏数据采用不同的错误保护策略（尽管对比文件未明确描述不同的策略）。因此，该技术特征的多个子特征被隐含公开，但其组合的完整、具体的操作流程未被直接描述。 |
| **技术特征K：根据权利要求4所述的基于处理器的系统，其中所述DRAM高速缓存管理电路进一步经配置以：读取所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目；基于所述多个脏指示符中对应于所述高速缓存条目的所述脏指示符来确定所述高速缓存条目是否含有经修改数据；响应于确定所述高速缓存条目含有经修改数据：确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述ECC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述ECC指示数据错误：确定所述数据错误是否为可校正的；响应于确定所述数据错误为可校正的，基于所述ECC校正所述数据错误；及响应于确定所述数据错误并非可校正的，从系统存储器DRAM中读取对应于所述高速缓存条目的存储行；及响应于确定所述高速缓存条目不含经修改数据：确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC指示数据错误，从所述系统存储器DRAM中读取对应于所述高速缓存条目的所述存储行。《隐含公开》** | [p0038] 描述了读取页面、访问元数据（含标记、状态位、ECC）进行分析；[p0046] 表明元数据包含脏位（dirty bits）；[p0042] 提及基于ECC位判断错误；[p0043] 描述了基于ECC位指示无错误则检索数据；[p0038] 提及未命中时访问主内存。 | 对比文件公开了读取高速缓存条目（页面）并访问其元数据（含脏位和ECC位）的基本操作流程。基于元数据中的脏位来确定数据状态，以及基于ECC位来确定数据错误，这些步骤可以从对比文件公开的元数据内容和访问流程中合理推断。对比文件提到ECC可用于错误检测（和校正，因其是ECC），这与确定错误是否可校正的逻辑相关。虽然对比文件没有明确区分对待脏数据和干净数据的不同错误处理流程（即一套用ECC校正，另一套用EDC检测后从主存读），但其公开了：1）元数据包含脏位和ECC；2）读取时会检查这些元数据；3）如果缓存未命中会访问主存。本领域技术人员结合回写模式的一般实现原理，有可能从这些公开信息中推理出：对于脏数据（仅存在于缓存），需要尝试用ECC校正；对于干净数据（在主存有备份），若检测到错误则直接从主存读取。因此，该技术特征的整体逻辑框架被隐含公开，但具体的分支判断和操作细节未被直接描述。 |
| **技术特征L：其中所述DRAM高速缓存管理电路经配置以将所述高速缓存条目的所述ECC写入所述高速缓存条目的所述错误保护区域中作为里德‑所罗门码；所述DRAM高速缓存管理电路进一步经配置以将误码指示符写入所述高速缓存条目的所述错误保护区域中，指示所述高速缓存条目的所述错误保护区域是否含有所述高速缓存条目的所述EDC或所述ECC。《未公开》** | 对比文件未提及“里德-所罗门码（Reed-Solomon code）”作为ECC的具体类型。对比文件也未提及用于指示错误保护区域内容是EDC还是ECC的“误码指示符”。 | 对比文件虽然提到了ECC，但并未限定其具体编码类型为里德-所罗门码。此外，对比文件的元数据区域统一存储标记和ECC，并未描述在该区域中还包含一个专门的指示符来区分当前存储的是EDC还是另一种ECC。因此，这两个子特征均未被对比文件公开。 |
| **技术特征M：其集成到集成电路IC中。《隐含公开》** | [p0005] "...caches... are placed on-chip."； [p0027] "...can be performed by specific circuits (e.g., application specific integrated circuits (ASICs))..."； [p0003] 涉及配置DRAM结构用于高速缓存；低功耗堆叠DRAM本身是一种集成电路。 | 对比文件多次提及“片上（on-chip）”缓存，以及通过专用集成电路（ASIC）来执行相关功能（[p0027]）。其所讨论的低功耗堆叠DRAM系统以及将其配置为高速缓存的技术，本身就是在集成电路的语境下。将基于处理器的系统及其组件（如管理电路、高速缓存）集成到集成电路中是本领域的常规技术手段。因此，本领域技术人员可以从对比文件描述的“on-chip”和“ASIC”等概念，合理推断出该技术方案可以被集成到集成电路（IC）中。 |
| **技术特征N：其集成到选自由以下组成的群组的装置中：机顶盒；娱乐单元；导航装置；通信装置；固定位置数据单元；移动位置数据单元；移动电话；蜂窝式电话；智能电话；平板计算机；平板手机；服务器；计算机；便携式计算机；台式计算机；个人数字助理PDA；监视器；计算机监视器；电视机；调谐器；收音机；卫星收音机；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘DVD播放器；便携式数字视频播放器；以及机动车。《未公开》** | [p0007] "...handheld device applications." | 对比文件仅泛泛提及了“手持设备应用”（handheld device applications），并未具体公开或列举目标专利权利要求N中详细列出的各种特定类型的装置。因此，该技术特征未被公开。 |
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