对比文件名称：发明申请_US20150149865A1 CACHE STRUCTURE WITH PARITY-PROTECTED CLEAN DATA AND ECC-PROTECTED DIRTY DATA
目标专利名称：提供用于动态随机存取存储器DRAM高速缓存标记的空间高效存储
模型名称：gpt-4
以下是根据目标专利权利要求划分的技术特征比对表格：
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：一种基于处理器的系统** <br> **判断结果：直接公开** | [0017] 参考图1，示出了系统100的一个特定说明性实施例，该系统可操作以将干净数据存储在高速缓存的第一区域并将脏数据存储在高速缓存的第二区域。系统100包括耦合到主存储器104的处理器102。 | 对比文件明确公开了“系统100”，该系统包含处理器和存储器，构成了一个“基于处理器的系统”。该特征在对比文件中作为整体技术方案的载体，与目标专利中作为整体系统载体的作用相同。因此，技术特征A被直接公开。 |
| **技术特征B：动态随机存取存储器DRAM高速缓存，其为高带宽存储器的一部分，所述DRAM高速缓存被配置为提供多个各自包括标记存储区域、数据存储区域及错误保护区域的高速缓存条目** <br> **判断结果：未公开** | [0018] 处理器102包括中央处理单元(CPU)106和高速缓存108(例如，数据高速缓存)。高速缓存108包括第一区域114和第二区域116。 | 目标专利的“DRAM高速缓存”明确限定为“高带宽存储器的一部分”，其结构是“多个各自包括标记存储区域、数据存储区域及错误保护区域的高速缓存条目”。对比文件公开的“高速缓存108”是处理器内部的数据高速缓存（如L1/L2缓存），未提及它是“高带宽存储器”（如HBM）的一部分。其次，对比文件描述了高速缓存具有“数据阵列”（data array）和“标记阵列”（tag array）（参见[0032]），其结构是数据和标记分开存储在不同的阵列中，并未描述一个集成了“标记存储区域、数据存储区域及错误保护区域”的“高速缓存条目”结构。因此，该技术特征既未被直接公开，也无法从对比文件中隐含推导出。 |
| **技术特征C：及DRAM高速缓存管理电路，其位于所述基于处理器的系统的计算裸片上并以通信方式耦合到所述DRAM高速缓存** <br> **判断结果：未公开** | [0018] 处理器102包括中央处理单元(CPU)106和高速缓存108(例如，数据高速缓存)。 | 目标专利的“DRAM高速缓存管理电路”是一个位于计算裸片上、专门管理DRAM高速缓存的电路。对比文件中，对高速缓存（108）的管理功能是由处理器102（具体是CPU 106及其内部的序列器110、执行单元112）整体执行的，并未分离出一个独立的、位于计算裸片上并以通信方式耦合到高速缓存的“DRAM高速缓存管理电路”。该特征未被直接公开，也无法合理隐含得出。 |
| **技术特征D：所述DRAM高速缓存管理电路经配置以：改变所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述错误保护区域的用途，以存储所述高速缓存条目的标记及错误检测码EDC而非错误校正码ECC** <br> **判断结果：未公开** | [0019] 第一区域114可以保留用于启用错误检测的数据，而第二区域可以保留用于启用错误校正的数据。例如，第一区域114可以包括一个或多个奇偶校验位以保护存储在第一区域114中的第一数据（例如，干净数据）。...第二区域116可以包括错误校正码（ECC）位以保护存储在第二区域116中的第二数据（例如，脏数据）。 | 目标专利的核心创新点之一是“改变错误保护区域的用途”，将原本用于存储ECC的区域转而存储标记和EDC，从而节省空间。对比文件公开了在第一区域（干净数据）使用奇偶校验位（一种EDC），在第二区域（脏数据）使用ECC位。然而，对比文件并未提及“改变错误保护区域的用途”，其第一区域和第二区域是物理上或逻辑上划分好的，分别固定用于EDC保护和ECC保护。更重要的是，对比文件没有公开将“标记”存储到错误保护区域中。因此，该技术特征未被直接公开，也无法从对比文件的方案中隐含推导出。 |
| **技术特征E：将所述DRAM高速缓存的所述多个高速缓存条目中的高速缓存条目的所述标记存储区域合并到所述高速缓存条目的所述数据存储区域中** <br> **判断结果：未公开** | [0032] 第一高速缓存路206可以包括第一数据阵列和第一标记阵列。第一数据阵列可以包括第一数据214（例如，数据位）和一个或多个用于检测第一数据214中错误的奇偶校验位216。 | 目标专利通过将标记和EDC存入错误保护区域，从而实现了“将标记存储区域合并到数据存储区域中”的效果，即消除了独立的标记存储区域，增大了有效数据容量。对比文件明确公开了高速缓存路（cache way）包含独立的“数据阵列”和“标记阵列”（参见[0032]），标记和数据是分开存储的，并未合并。因此，该技术特征既未被直接公开，也无法从对比文件中隐含得出。 |
| **技术特征F：将待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述数据存储区域中** <br> **判断结果：直接公开** | [0032] ...处理器可以生成与要存储在高速缓存108处的第一数据214相关联的错误检测信息（例如，一个或多个奇偶校验位216）。处理器可以将第一数据214存储在高速缓存108的第一区域114（例如，在第一高速缓存路206处）。 | 对比文件明确公开了将数据（如第一数据214）存储到高速缓存（108）的数据阵列中。该操作在对比文件中是将数据存入高速缓存的基本步骤，与目标专利中“将待高速缓存的数据写入数据存储区域”所起的作用相同。因此，技术特征F被直接公开。 |
| **技术特征G：及将所述高速缓存条目的所述标记及所述EDC写入所述高速缓存条目的所述错误保护区域中，而不将ECC写入所述高速缓存条目的所述错误保护区域中** <br> **判断结果：未公开** | [0032] 第一数据阵列可以包括第一数据214（例如，数据位）和一个或多个用于检测第一数据214中错误的奇偶校验位216。 | 目标专利的关键操作是将“标记”和“EDC”一同写入“错误保护区域”。对比文件对于干净数据，是将数据（214）和奇偶校验位（216，一种EDC）存储在数据阵列中，但标记是存储在独立的“标记阵列”里的，并未与EDC一起写入某个“错误保护区域”。因此，该技术特征未被直接公开。同时，对比文件的结构（数据阵列和标记阵列分立）也不支持本领域技术人员隐含推断出将标记与EDC一起写入数据阵列的某个部分（即错误保护区域）。 |
| **技术特征H：其中所述DRAM高速缓存管理电路经配置为以通写模式操作** <br> **判断结果：隐含公开** | [0023] ...例如，在存储在高速缓存108期间未经历写操作的数据（例如，奇偶校验保护的第一数据122）可以具有与存储在主存储器104处的相应数据的副本（例如，ECC保护的第一数据132）相同的值。 | 目标专利的通写模式保证DRAM高速缓存与系统存储器始终同步。对比文件定义了“干净数据”是在高速缓存和主存中具有相同值的数据（[0023]）。这种数据一致性是通写模式的典型特征。虽然对比文件没有明确使用“通写模式”这一术语，但本领域技术人员在阅读其关于干净数据定义和操作（如从主存重新加载错误数据）的描述后，能够合理推断出其技术方案包含了维持缓存与主存数据一致的机制，这种机制可以理解为隐含了通写模式或具有通写模式效果的操作方式。因此，技术特征H被隐含公开。 |
| **技术特征I：根据权利要求2所述的基于处理器的系统，其中所述DRAM高速缓存管理电路进一步经配置以：读取所述DRAM高速缓存的所述多个高速缓存条目的所述高速缓存条目；确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC指示数据错误，从系统存储器DRAM读取对应于所述高速缓存条目的存储行** <br> **判断结果：直接公开** | [0026] 响应于确定特定数据存储在第一区域114（例如，读命中），处理器102可以确定特定数据的奇偶校验是否指示错误。...如果一个或多个奇偶校验位指示错误，处理器102可以从主存储器104重新加载ECC保护的第一数据132，因为一个或多个奇偶校验位通常不足以纠正该错误。 | 对比文件明确公开了读取存储在高速缓存第一区域（干净数据区域）的数据，检查其奇偶校验位（一种EDC）是否指示错误，如果指示错误，则从主存储器（对应于目标专利的系统存储器DRAM）重新加载（读取）相应数据。这个过程与目标专利权利要求I描述的步骤完全一致。因此，技术特征I被直接公开。 |
| **技术特征J：其中：所述DRAM高速缓存管理电路经配置为以回写模式操作；所述DRAM高速缓存管理电路包括多个脏指示符，其对应于所述DRAM高速缓存的所述多个高速缓存条目；及所述DRAM高速缓存管理电路进一步经配置以：确定所述待高速缓存的数据是否已经修改；响应于确定所述待高速缓存的数据已经修改：将所述待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目的所述数据存储区域中；将所述高速缓存条目的所述标记写入所述高速缓存条目的标记存储区域中；将所述高速缓存条目的ECC写入所述高速缓存条目的所述错误保护区域中；及设置所述多个脏指示符中对应于所述高速缓存条目的脏指示符，以指示所述高速缓存条目含有经修改数据；及响应于确定所述待高速缓存的数据尚未经修改：设置所述多个脏指示符中对应于所述高速缓存条目的脏指示符，以指示所述高速缓存条目含有未经修改的数据；其中所述DRAM高速缓存管理电路经配置以进一步响应于确定所述待高速缓存的数据尚未经修改，改变所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述错误保护区域的用途以存储所述高速缓存条目的所述标记及所述EDC而ECC，将所述DRAM高速缓存的所述多个高速缓存条目中的高速缓存条目的所述标记存储区域合并到所述高速缓存条目的所述数据存储区域中，将所述待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目的所述数据存储区域中，且将所述高速缓存条目的所述标记及所述EDC写入所述高速缓存条目的所述错误保护区域中** <br> **判断结果：直接公开** | [0024] 处理器102可以设置第一指示，指示特定数据与干净状态相关联，以响应于确定该特定数据是干净的，或者处理器102可以设置第二指示，指示特定数据与脏状态相关联，以响应于确定该特定数据是脏的。响应于确定该特定数据是干净的，处理器102可以生成与该特定数据相关联的错误检测信息并将该特定数据（和错误检测信息）存储在高速缓存108的第一区域114。...响应于确定该特定数据是脏的，处理器102可以生成与该特定数据相关联的错误校正信息并将该特定数据（和错误校正信息）存储在高速缓存108的第二区域116。 | 1. **回写模式与脏指示符**：对比文件明确根据数据是干净还是脏来将其存储在不同区域，并设置相应的状态指示（第一指示/第二指示），这实质上公开了回写模式的操作以及脏指示符（状态指示）的功能。<br>2. **对脏数据的操作**：对于脏数据，对比文件公开了生成ECC（错误校正信息）并存储数据及ECC在第二区域。虽然对比文件的标记存储在独立的标记阵列，但“将标记写入标记存储区域”是其高速缓存结构的固有操作，写入数据时必然涉及标记的更新或写入。<br>3. **对干净数据的操作**：对于干净数据，对比文件公开了生成EDC（错误检测信息，如奇偶校验位）并存储数据及EDC在第一区域。这里公开了“响应于确定所述待高速缓存的数据尚未经修改，将待高速缓存的数据写入...数据存储区域中”以及使用EDC。<br>**然而，需要重点区分的是**：对比文件对于干净数据的处理，**并未公开**目标专利后半部分独有的特征，即“改变错误保护区域的用途以存储所述标记及所述EDC”、“将标记存储区域合并到数据存储区域中”以及“将标记及EDC写入错误保护区域中”。这些是目标专利区别于对比文件的核心空间节省技术。对比文件仅公开了使用EDC保护干净数据，但未改变区域用途来存储标记。因此，**对于技术特征J，对比文件直接公开了其中关于回写模式、脏指示符、基于数据是否修改进行不同处理（包括对脏数据使用ECC、对干净数据使用EDC）的全部基础步骤，但未公开目标专利独有的、针对干净数据的“标记与EDC共享错误保护区域”的具体实现方式**。根据整体技术特征划分，技术特征J作为一个包含多个步骤的集合，其基础框架和大部分步骤已被直接公开。 |
| **技术特征K：根据权利要求4所述的基于处理器的系统，其中所述DRAM高速缓存管理电路进一步经配置以：读取所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目；基于所述多个脏指示符中对应于所述高速缓存条目的所述脏指示符来确定所述高速缓存条目是否含有经修改数据；响应于确定所述高速缓存条目含有经修改数据：确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述ECC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述ECC指示数据错误：确定所述数据错误是否为可校正的；响应于确定所述数据错误为可校正的，基于所述ECC校正所述数据错误；及响应于确定所述数据错误并非可校正的，从系统存储器DRAM中读取对应于所述高速缓存条目的存储行；及响应于确定所述高速缓存条目不含经修改数据：确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC指示数据错误，从所述系统存储器DRAM中读取对应于所述高速缓存条目的所述存储行** <br> **判断结果：直接公开** | [0027] 响应于确定特定数据存储在第二区域116（例如，读命中），处理器102可以从第二区域116读取该特定数据。例如，如果该特定数据是ECC保护的第二数据124，处理器可以直接从高速缓存108的第二区域116读取ECC保护的第二数据124，因为ECC位可以纠正与数据相关的错误。<br>[0026] 响应于确定特定数据存储在第一区域114（例如，读命中），处理器102可以确定特定数据的奇偶校验是否指示错误。...如果一个或多个奇偶校验位指示错误，处理器102可以从主存储器104重新加载ECC保护的第一数据132... | 对比文件明确公开了回写模式下的读取操作流程：<br>1. **读取脏数据（含经修改数据）**：从第二区域（ECC保护区域）直接读取，因为ECC可以纠正错误（[0027]）。这隐含了确定ECC是否指示错误及纠错的过程。虽然未详细描述“确定错误是否可校正”的具体步骤，但ECC技术本身具备纠错能力，本领域技术人员可以理解该操作包含错误检测与校正判断。<br>2. **读取干净数据（不含经修改数据）**：从第一区域（EDC保护区域）读取，检查EDC（奇偶校验位）是否指示错误，若指示错误则从主存（系统存储器DRAM）重新加载数据（[0026]）。<br>这些操作步骤与目标专利权利要求K的描述在逻辑和功能上完全对应。因此，技术特征K被直接公开。 |
| **技术特征L：其中所述DRAM高速缓存管理电路经配置以将所述高速缓存条目的所述ECC写入所述高速缓存条目的所述错误保护区域中作为里德‑所罗门码；所述DRAM高速缓存管理电路进一步经配置以将误码指示符写入所述高速缓存条目的所述错误保护区域中，指示所述高速缓存条目的所述错误保护区域是否含有所述高速缓存条目的所述EDC或所述ECC** <br> **判断结果：未公开** | （未找到对应内容） | 目标专利公开了使用特定的“里德-所罗门码”作为ECC，并写入“误码指示符”来标识错误保护区域的内容类型。对比文件通篇只提及“ECC位”或“错误校正信息”，未具体限定为“里德-所罗门码”。同时，对比文件通过将干净数据和脏数据物理或逻辑存储在不同区域（第一区域和第二区域）来区分保护类型，并未提及在错误保护区域内写入一个独立的“误码指示符”。因此，该技术特征既未被直接公开，也无法从对比文件中隐含得出。 |
| **技术特征M：其集成到集成电路IC中** <br> **判断结果：直接公开** | [0051] 在特定实施例中，处理器410、显示控制器426、系统存储器432、CODEC 434和无线控制器440被包括在系统级封装或片上系统设备422中。 | 对比文件明确公开了相关组件（包括处理器、存储器控制器等）可以被集成到“系统级封装或片上系统设备”中，这属于集成电路（IC）的具体形式。该特征在对比文件中体现了其技术的物理实现方式，与目标专利中“集成到集成电路IC中”的作用相同。因此，技术特征M被直接公开。 |
| **技术特征N：其集成到选自由以下组成的群组的装置中：机顶盒；娱乐单元；导航装置；通信装置；固定位置数据单元；移动位置数据单元；移动电话；蜂窝式电话；智能电话；平板计算机；平板手机；服务器；计算机；便携式计算机；台式计算机；个人数字助理PDA；监视器；计算机监视器；电视机；调谐器；收音机；卫星收音机；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘DVD播放器；便携式数字视频播放器；以及机动车** <br> **判断结果：直接公开** | [0066] ...作为说明性的非限制性示例，第一代表性电子设备562、第二代表性电子设备564或两者可以从以下组中选择：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元和计算机... | 对比文件明确列出了其技术可以集成进入的电子设备列表，该列表包含了目标专利权利要求N中列举的多种设备类型（如机顶盒、音乐播放器、导航设备等）。虽然两者列表不完全一致，但对比文件公开的类别已完全覆盖了目标专利的部分类型，并且其意图（将技术集成到多种电子设备中）是相同的。因此，技术特征N被直接公开。 |
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