**对比文件名称**：发明公开_CN103597450A 具有存储在存储器页的一部分中的元数据的存储器
**目标专利名称**：提供用于动态随机存取存储器DRAM高速缓存标记的空间高效存储
**本次调用模型名称**：GPT-4
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：一种基于处理器的系统。<br>**公开性判断**：隐含公开 | [0050] 此外，应了解，可以由主装置(例如处理核心等)通过宽输入/输出接口、硅穿孔(TSV)接口或堆叠接口存取例如DRAM系统200等低功率堆叠DRAM。 | 对比文件描述了可以通过“主装置（例如处理核心）”来存取DRAM系统（如DRAM系统200）。处理核心是构成基于处理器的系统的核心部件。因此，本领域技术人员可以合理推断，为了使用和配置所述DRAM系统作为高速缓存，必然存在一个包含处理核心的“基于处理器的系统”。该特征在对比文件中起到提供计算和控制平台的作用，与目标专利中作为整个技术方案载体的作用相同。因此，技术特征A被**隐含公开**。 |
| **技术特征B**：动态随机存取存储器DRAM高速缓存，其为高带宽存储器的一部分，所述DRAM高速缓存被配置为提供多个各自包括标记存储区域、数据存储区域及错误保护区域的高速缓存条目。<br>**公开性判断**：隐含公开 | [0005] 低功率堆叠DRAM系统可以配置为常规DRAM系统的高速缓存...<br>[0029] 如本文所使用，术语“元数据”包含性地指对应于示范性实施例中的DRAM系统中引入的数据的各种信息位及错误校正码。举例来说，ECC位、标记信息(如本技术领域中已知，包含脏/有效/锁定模式信息)、目录信息及其它存储器相干性信息可以统称为元数据。<br>[0033] ...示范性实施例能够将开销缩小到2.1%，方法是通过对SEC/DED使用每512位数据11个ECC位...<br>[0036] ...13位的标记信息可以存储在字段E1-E15中的每一者中，对应于行L1-L15。 | 对比文件明确教导了将低功率堆叠DRAM系统（具有高带宽、低延迟特征，见[0003]）配置为高速缓存（[0005]）。其配置的DRAM系统（如图2的DRAM系统200）包含页（page），页内被划分为存储数据的数据行（L1-L15）和存储元数据的行（L0）。元数据行中为每个数据行分配了存储空间（字段E1-E15），用于存储标记信息和ECC信息（[0029], [0036], [0033]）。因此，每个数据行（对应一个高速缓存条目）实质上包括了数据存储区域（数据行本身）和错误保护/标记存储区域（元数据字段）。本领域技术人员可以合理推断出该结构。对比文件中的高速缓存用于提升数据存取性能，与目标专利中作为高带宽存储器一部分的DRAM高速缓存的作用相同。因此，技术特征B被**隐含公开**。 |
| **技术特征C**：及DRAM高速缓存管理电路，其位于所述基于处理器的系统的计算裸片上并以通信方式耦合到所述DRAM高速缓存。<br>**公开性判断**：隐含公开 | [0023] 此外，根据待由(例如)计算装置的元件执行的动作的序列来描述许多实施例。将认识到，可由特定电路(例如，专用集成电路(ASIC))、由正由一个或一个以上处理器执行的程序指令或由两者的组合来执行本文中所述的各种动作。<br>[0050] ...可以由主装置(例如处理核心等)通过宽输入/输出接口、硅穿孔(TSV)接口或堆叠接口存取例如DRAM系统200等低功率堆叠DRAM。 | 对比文件指出，配置和使用DRAM系统作为高速缓存的各项操作（如读取元数据、确定命中/未命中、存取数据等）可以由“特定电路（例如ASIC）”或“处理器执行的程序指令”来执行（[0023]）。这隐含了存在执行这些管理功能的逻辑电路或处理单元。同时，该逻辑/处理器作为“主装置”通过接口与DRAM系统通信（[0050]）。本领域技术人员可以合理推断，为了实现对DRAM高速缓存的管理，必然存在一个位于计算部件（如计算裸片）上并与之通信耦合的管理电路或逻辑。该电路在对比文件中起到控制DRAM高速缓存操作的作用，与目标专利中DRAM高速缓存管理电路的作用相同。因此，技术特征C被**隐含公开**。 |
| **技术特征D**：所述DRAM高速缓存管理电路经配置以：改变所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述错误保护区域的用途，以存储所述高速缓存条目的标记及错误检测码EDC而非错误校正码ECC。<br>**公开性判断**：未公开 | [0033] ...示范性实施例能够将开销缩小到2.1%，方法是通过对SEC/DED使用每512位数据11个ECC位，并且能够将开销缩小到4.1%，方法是通过对双错误校正(DEC)使用每512位数据21个ECC位。<br>[0035] 可能接着为数据L1-L15的行中的每一者计算ECC位，并且ECC位分别可以存储在字段E1-E15中。 | 对比文件明确且反复使用的是**错误校正码（ECC）**，例如用于单错校正双错检测（SEC/DED）或双错校正（DEC）的ECC位（[0033]），并将其存储在元数据区域（[0035]）。目标专利的核心改进点之一在于使用**错误检测码（EDC）**（如CRC）**而非ECC**，从而用更少的位实现错误检测，并将节省出的空间用于存储标记。对比文件全文未提及使用EDC代替ECC的方案，其目的是引入并优化ECC的使用以提供错误校正能力（见背景技术[0006]），而非为了节省标记存储空间而放弃错误校正功能。两者采用的技术手段和解决的技术问题不同。因此，技术特征D**未被公开**。 |
| **技术特征E**：将所述DRAM高速缓存的所述多个高速缓存条目中的高速缓存条目的所述标记存储区域合并到所述高速缓存条目的所述数据存储区域中。<br>**公开性判断**：未公开 | [0036] ...13位的标记信息可以存储在字段E1-E15中的每一者中，对应于行L1-L15。<br>图2及对应描述：页202包括用于存储数据的行L1-L15和专门用于存储元数据（含标记）的行L0。 | 在对比文件中，标记信息是明确存储在独立的“元数据”区域（即图2中的行L0内的字段E1-E15），与数据存储区域（行L1-L15）是物理分离的。目标专利的“合并”意味着消除或不再使用独立的标记存储区域，将标记存入原本是数据区域的空间或与其他内容共享空间（如错误保护区域）。对比文件并未教导或暗示这种“合并”，其架构是数据区域和元数据（含标记）区域并存。因此，技术特征E**未被公开**。 |
| **技术特征F**：将待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述数据存储区域中。<br>**公开性判断**：隐含公开 | [0035] 行L1-L15可以首先用有待存储在页202中的数据填充。 | 对比文件描述了将数据填充到页的数据行（L1-L15）中。这直接对应于将待高速缓存的数据写入高速缓存条目的数据存储区域的操作。该操作在对比文件中是配置和使用高速缓存的基本步骤，与目标专利中的作用相同。因此，技术特征F被**隐含公开**。 |
| **技术特征G**：及将所述高速缓存条目的所述标记及所述EDC写入所述高速缓存条目的所述错误保护区域中，而不将ECC写入所述高速缓存条目的所述错误保护区域中。<br>**公开性判断**：未公开 | [0035] 可能接着为数据L1-L15的行中的每一者计算ECC位，并且ECC位分别可以存储在字段E1-E15中。 | 如特征D所述，对比文件存储的是ECC，而非EDC。因此，“将标记及EDC写入错误保护区域”以及“不将ECC写入”这两个限定均未在对比文件中公开。对比文件执行的是相反的操作：计算并存储ECC。因此，技术特征G**未被公开**。 |
| **技术特征H**：其中所述DRAM高速缓存管理电路经配置为以通写模式操作。<br>**公开性判断**：未公开 | 无相关记载。 | 对比文件未提及高速缓存的操作模式，如通写（write-through）或回写（write-back）。目标专利中通写模式是保证DRAM高速缓存与系统存储器同步、从而允许在检测到错误时从系统存储器获取干净数据的关键前提。对比文件中没有涉及此模式或相关机制。因此，技术特征H**未被公开**。 |
| **技术特征I**：根据权利要求2所述的基于处理器的系统，其中所述DRAM高速缓存管理电路进一步经配置以：读取所述DRAM高速缓存的所述多个高速缓存条目的所述高速缓存条目；确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC指示数据错误，从系统存储器DRAM读取对应于所述高速缓存条目的存储行。<br>**公开性判断**：未公开 | 无相关记载。 | 该特征包含三个子操作：1) 读取高速缓存条目；2) 使用EDC检查错误；3) 若EDC指示错误，则从系统存储器DRAM读取数据。首先，对比文件未公开使用EDC（特征D）。其次，对比文件虽然提到了读取数据和检查元数据（包括ECC），但未描述在检测到错误时从另一个“系统存储器DRAM”读取对应存储行的恢复机制。对比文件的上下文主要围绕单个DRAM系统（作为高速缓存）自身的配置和访问，未明确涉及与一个更大的、受ECC保护的系统存储器DRAM的协同和故障恢复关系。因此，技术特征I**未被公开**。 |
| **技术特征J**：其中：所述DRAM高速缓存管理电路经配置为以回写模式操作；所述DRAM高速缓存管理电路包括多个脏指示符，其对应于所述DRAM高速缓存的所述多个高速缓存条目；及所述DRAM高速缓存管理电路进一步经配置以：确定所述待高速缓存的数据是否已经修改；响应于确定所述待高速缓存的数据已经修改：将所述待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目的所述数据存储区域中；将所述高速缓存条目的所述标记写入所述高速缓存条目的标记存储区域中；将所述高速缓存条目的ECC写入所述高速缓存条目的所述错误保护区域中；及设置所述多个脏指示符中对应于所述高速缓存条目的脏指示符，以指示所述高速缓存条目含有经修改数据；及响应于确定所述待高速缓存的数据尚未经修改：设置所述多个脏指示符中对应于所述高速缓存条目的脏指示符，以指示所述高速缓存条目含有未经修改的数据；其中所述DRAM高速缓存管理电路经配置以进一步响应于确定所述待高速缓存的数据尚未经修改，改变所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述错误保护区域的用途以存储所述高速缓存条目的所述标记及所述EDC而ECC，将所述DRAM高速缓存的所述多个高速缓存条目中的高速缓存条目的所述标记存储区域合并到所述高速缓存条目的所述数据存储区域中，将所述待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目的所述数据存储区域中，且将所述高速缓存条目的所述标记及所述EDC写入所述高速缓存条目的所述错误保护区域中。<br>**公开性判断**：未公开 | [0046] 还可在元数据字段中引入“有效”、“脏”及“锁定”位。有效及脏位可以辅助追踪及替换过时/修改的高速缓存行。 | 对比文件仅在[0046]段提到可以在元数据字段中引入“脏”位，用于追踪修改过的高速缓存行。这仅公开了“脏指示符”的概念。但技术特征J是一套完整的、在回写模式下根据数据是否脏而采取不同存储策略（对脏数据用传统ECC方式，对干净数据用EDC+标记空间节省方式）的复杂操作流程。对比文件完全没有提及：1) 回写操作模式；2) 根据数据脏净状态动态选择使用ECC还是EDC；3) 为干净数据改变错误保护区域用途以存储标记和EDC；4) 将标记存储区域合并到数据存储区域。因此，除了“脏指示符”的概念被简单提及外，技术特征J的实质性方案**未被公开**。 |
| **技术特征K**：根据权利要求4所述的基于处理器的系统，其中所述DRAM高速缓存管理电路进一步经配置以：读取所述DRAM高速缓存的所述多个高速缓存条目中的所述高速缓存条目；基于所述多个脏指示符中对应于所述高速缓存条目的所述脏指示符来确定所述高速缓存条目是否含有经修改数据；响应于确定所述高速缓存条目含有经修改数据：确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述ECC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述ECC指示数据错误：确定所述数据错误是否为可校正的；响应于确定所述数据错误为可校正的，基于所述ECC校正所述数据错误；及响应于确定所述数据错误并非可校正的，从系统存储器DRAM中读取对应于所述高速缓存条目的存储行；及响应于确定所述高速缓存条目不含经修改数据：确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC指示数据错误，从所述系统存储器DRAM中读取对应于所述高速缓存条目的所述存储行。<br>**公开性判断**：未公开 | 无相关记载。 | 该特征是技术特征J在读取侧的对应复杂操作流程。对比文件除了提及“脏”位概念外，没有描述任何基于脏位状态进行不同错误处理（对脏数据使用ECC校正，对干净数据使用EDC检测并从系统存储器恢复）的完整机制。特别是，从“系统存储器DRAM”读取以恢复数据的机制未被提及。因此，技术特征K**未被公开**。 |
| **技术特征L**：其中所述DRAM高速缓存管理电路经配置以将所述高速缓存条目的所述ECC写入所述高速缓存条目的所述错误保护区域中作为里德‑所罗门码；所述DRAM高速缓存管理电路进一步经配置以将误码指示符写入所述高速缓存条目的所述错误保护区域中，指示所述高速缓存条目的所述错误保护区域是否含有所述高速缓存条目的所述EDC或所述ECC。<br>**公开性判断**：未公开 | 无相关记载。 | 对比文件未提及使用“里德-所罗门码”作为具体的ECC类型，也未提及用于指示当前使用的是EDC还是ECC的“误码指示符”。这些是目标专利中进一步细化的特定实施方式。因此，技术特征L**未被公开**。 |
| **技术特征M**：其集成到集成电路IC中。<br>**公开性判断**：隐含公开 | [0002] 高速缓存要求高速且尺寸小，尤其是在高速缓存靠近CPU并且放在芯片上的情况下。<br>[0005] 低功率堆叠DRAM系统可以在靠近CPU的高速缓冲存储器中提供比先前已知的存储容量高的存储容量。 | 对比文件多次提到高速缓存“放在芯片上”（[0002]）以及堆叠DRAM系统用于“靠近CPU”的高速缓存（[0005]）。本领域技术人员可以合理推断，为了实现这种靠近CPU的集成，所述基于处理器的系统及其DRAM高速缓存管理电路必然集成在集成电路（IC）中，例如在同一个封装或计算裸片上。这与目标专利中将系统集成到IC中的作用相同。因此，技术特征M被**隐含公开**。 |
| **技术特征N**：其集成到选自由以下组成的群组的装置中：机顶盒；娱乐单元；导航装置；通信装置；固定位置数据单元；移动位置数据单元；移动电话；蜂窝式电话；智能电话；平板计算机；平板手机；服务器；计算机；便携式计算机；台式计算机；个人数字助理PDA；监视器；计算机监视器；电视机；调谐器；收音机；卫星收音机；音乐播放器；数字音乐播放器；便携式音乐播放器；数字视频播放器；视频播放器；数字视频光盘DVD播放器；便携式数字视频播放器；以及机动车。<br>**公开性判断**：未公开 | [0004] ...低功率堆叠DRAM系统在一些低功率嵌入式系统及手持式装置应用中可以充当芯片上主存储器系统。 | 对比文件仅泛泛提到了“低功率嵌入式系统及手持式装置应用”，并未明确列举出如目标专利权利要求中如此具体且广泛的装置列表。本领域技术人员无法从对比文件公开的“嵌入式系统及手持式装置”直接且明确地确定目标专利中列举的每一个特定装置类型。因此，技术特征N**未被公开**。 |
<<<a>>><<<b>>><<<c>>><<<f>>><<<m>>>