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技术特征描述以及公开性判断结果	对比文件原文引用	公开性论述
技术特征A：一种基于处理器的系统<br>《隐含公开》	对比文件未明确描述“基于处理器的系统”，但全文描述了包含处理器、缓存内存（キャッシュメモリ）和下级内存（低次メモリ）的系统。例如，[0002]段提到“携帯情報端末に用いられるプロセッサ”，[0063]段提到“プロセッサシステム”。	本领域技术人员可以明确且直接地从对比文件整体内容中推断，其描述的缓存内存、内存控制电路（キャッシュコントローラ等）以及内存访问操作，是构成一个处理器系统（例如用于便携信息终端的处理器系统）的组成部分。该技术特征在对比文件中是隐含存在的，其作用是作为缓存内存和内存控制电路的运行环境，这与目标专利中该特征作为DRAM高速缓存及其管理电路的载体和作用相同。
技术特征B：动态随机存取存储器DRAM高速缓存，其为高带宽存储器的一部分，所述DRAM高速缓存被配置为提供多个各自包括标记存储区域、数据存储区域及错误保护区域的高速缓存条目<br>《未公开》	对比文件公开了缓存内存（キャッシュメモリ）。[0011]段：“キャッシュメモリ１は、タグアレイ２と、データアレイ３と...を備えている。” [0014]段：“データアレイ３は...各データのビット列は...このビット列にＥＣＣビットが付加されている。”	对比文件公开了缓存内存（キャッシュメモリ1），其具有标记阵列（タグアレイ2，相当于标记存储区域）和数据阵列（データアレイ3，相当于数据存储区域），且数据带有ECC位（相当于错误保护功能）。然而，对比文件的缓存内存是使用MRAM（磁性随机存取存储器）实现的（参见[0002], [0034]段），并非DRAM高速缓存。更重要的是，对比文件完全没有提及“高带宽存储器（HBM）”这一特定类型的存储器或其作为“一部分”的概念。目标专利的发明点之一在于利用HBM的特性（高带宽、近存储器）来构建DRAM高速缓存，对比文件的技术方案基于不同的存储器类型（MRAM）和不同的技术问题（MRAM的可靠性），因此该技术特征B未被公开。
技术特征C：及DRAM高速缓存管理电路，其位于所述基于处理器的系统的计算裸片上并以通信方式耦合到所述DRAM高速缓存<br>《隐含公开》	[0011]段：“図１のキャッシュメモリ１は、...ＥＣＣエラー検知部１０と、ＥＣＣエラー訂正部１１と、キャッシュコントローラ１２とを備えている。図１のキャッシュメモリ１のうち、少なくとも、ＥＣＣエラー検知部１０、ＥＣＣエラー訂正部１１、およびキャッシュコントローラ１２がメモリ制御回路に該当する。”	对比文件明确公开了“メモリ制御回路”（内存控制电路），其至少包括ECC错误检测部10、ECC错误校正部11和缓存控制器12。这些部件共同实现了对缓存内存（キャッシュメモリ1）的访问控制、错误管理和模式选择（通写/回写）等功能，相当于目标专利的“DRAM高速缓存管理电路”。虽然对比文件未明确说明该电路位于“计算裸片”上，但本领域技术人员结合常识可知，此类缓存控制逻辑通常集成在处理器裸片（即计算裸片）上或与其紧密耦合。该电路通过内部总线或接口与缓存内存阵列（タグアレイ2、データアレイ3）通信，即“以通信方式耦合”。因此，该技术特征被隐含公开。
技术特征D：所述DRAM高速缓存管理电路经配置以：改变所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述错误保护区域的用途，以存储所述高速缓存条目的标记及错误检测码EDC而非错误校正码ECC<br>《未公开》	对比文件全文（例如[0011], [0014], [0015], [0021]段）均描述使用ECC（Error Check and Correct）进行错误检测和校正。[0015]段具体说明了ECC如何用于检测和纠正位错误。没有提及使用EDC（仅错误检测码）替代ECC，也未提及改变错误保护区域（即ECC位区域）的用途来存储标记。	这是目标专利的核心发明点，旨在通过用EDC替换ECC，并利用节省出的空间存储标记，从而消除或减少独立的标记存储区域，提高空间效率。对比文件的技术方案始终使用ECC（既能检测也能纠正错误），并且标记（アドレス）存储在独立的标记阵列（タグアレイ2）中（[0012]段）。对比文件完全没有公开“使用EDC而非ECC”的概念，更没有公开“改变错误保护区域的用途以存储标记”这一具体技术手段。因此，该技术特征D未被公开。
技术特征E：将所述DRAM高速缓存的所述多个高速缓存条目中的高速缓存条目的所述标记存储区域合并到所述高速缓存条目的所述数据存储区域中<br>《未公开》	对比文件中标记和数据是分开存储的。[0011]段明确区分了“タグアレイ２”（标记阵列）和“データアレイ３”（数据阵列）。[0012]段说明标记阵列存储地址，[0014]段说明数据阵列存储数据。没有将标记存储区域合并到数据存储区域的任何描述或暗示。	目标专利的该特征是实现空间高效存储的直接结果：由于标记被移入错误保护区域（技术特征D、G），因此原本独立的标记存储区域可以被消除或合并到数据区域中，以增加有效数据容量。对比文件的技术方案中，标记和数据明确分开存储在两个独立的阵列中，不存在合并的概念。因此，该技术特征E未被公开。
技术特征F：将待高速缓存的数据写入所述DRAM高速缓存的所述多个高速缓存条目的高速缓存条目的所述数据存储区域中<br>《直接公开》	[0050]段（ステップＳ４）：“書き込み要求の場合は、書き込み要求のあったアドレスに対応するデータをキャッシュメモリ１に書き込む”。结合[0011]和[0014]段，数据写入的位置是数据阵列（データアレイ３）。	对比文件明确公开了在接收到写入请求时，将对应数据写入缓存内存（キャッシュメモリ1）。根据其系统描述，数据被写入数据阵列（データアレイ３），这相当于目标专利的“数据存储区域”。该操作在对比文件中是缓存写入操作的基本步骤，其作用与目标专利中相同，都是将数据存入缓存。因此，该技术特征被直接公开。
技术特征G：及将所述高速缓存条目的所述标记及所述EDC写入所述高速缓存条目的所述错误保护区域中，而不将ECC写入所述高速缓存条目的所述错误保护区域中。<br>《未公开》	对比文件始终使用ECC。[0014]段：“各データのビット列...このビット列にＥＣＣビットが付加されている。” [0021]段：“ＥＣＣエラー検知部１０は、選択回路７が読み出したデータに含まれるＥＣＣビットを用いて、このデータにエラーがあるか否かを検知する。” 未提及EDC，也未提及将标记写入错误保护区域（ECC位区域）。	该特征与技术特征D紧密相关，是目标专利的具体实施方式。对比文件的技术方案中，写入错误保护区域（即附加的ECC位区域）的只有ECC码，用于错误检测和校正。标记（地址）存储于独立的标记阵列。因此，对比文件既未公开使用EDC，也未公开将标记写入错误保护区域，更未公开“不将ECC写入错误保护区域中”这一选择。该技术特征G未被公开。
技术特征H：其中所述DRAM高速缓存管理电路经配置为以通写模式操作。<br>《直接公开》	[0027]段：“これは、ライトスルー（Write-through）方式でキャッシュを動作させることと同じである。本明細書では、キャッシュメモリにデータを書き込むのに並行して、同じデータを低次メモリにも書き込むモードをライトスルーモードと呼ぶ。” [0054]段（ステップＳ２５）：“ライトスルーモードを選択して、このデータを低次メモリにも書き込む”。	对比文件明确定义了“ライトスルーモード”（Write-through mode，即通写模式），并描述了在该模式下，写入缓存内存的数据会同时写入下级内存（低次メモリ）。缓存控制器（キャッシュコントローラ12）根据错误检测结果（错误位数是否超过阈值）来选择进入此模式（参见图5流程）。因此，对比文件的缓存管理电路（内存控制回路）确实被配置为能够以通写模式操作。该技术特征被直接公开。
技术特征I：根据权利要求2所述的基于处理器的系统，其中所述DRAM高速缓存管理电路进一步经配置以：读取所述DRAM高速缓存的所述多个高速缓存条目的所述高速缓存条目；确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC是否指示数据错误；及响应于确定所述高速缓存条目的所述错误保护区域中的所述高速缓存条目的所述EDC指示数据错误，从系统存储器DRAM读取对应于所述高速缓存条目的存储行。<br>《隐含公开》	[0032]段：“エラー訂正が可能なエラーの個数で、なおかつ閾値以上のエラー個数であった場合は、信頼度に余裕がないため、Dirtyなデータであれば、すなわち、低次メモリにまだ書き込んでいないデータであれば、低次メモリにデータを書き込む。” [0033]段：“すでにエラー訂正不能な数のエラーが発生している場合、そのデータを使用することができないので、下位のメモリ階層（低次メモリ）にアクセスを行う。”	对比文件描述了在读取时进行错误检测（使用ECC）。当检测到错误且错误位数超过阈值（意味着可靠性低）时，如果数据是脏的（Dirty），则将其写入下级内存（使其变干净）。当错误已不可校正时，则直接访问下级内存以获取正确数据。这里，“下级内存（低次メモリ）”是一个广义概念，可以包含系统主内存（如DRAM）。虽然对比文件使用的是ECC（可检测和纠正）而非仅检测的EDC，但其在检测到不可靠或不可校正错误时从下级内存读取数据的基本逻辑，与目标专利在EDC指示错误时从系统DRAM读取数据以恢复未损坏副本的逻辑是相似的。本领域技术人员可以合理推断出，在通写模式下（技术特征H已公开），缓存与下级内存同步，因此当缓存数据出错时，可以从受保护的下级内存（可视为系统存储器DRAM）读取正确数据。因此，该技术特征被隐含公开。
技术特征J：其中：所述DRAM高速缓存管理电路经配置为以回写模式操作；所述DRAM高速缓存管理电路包括多个脏指示符，其对应于所述DRAM高速缓存的所述多个高速缓存条目；及所述DRAM高速缓存管理电路进一步经配置以：确定所述待高速缓存的数据是否已经修改；响应于确定所述待高速缓存的数据已经修改：[执行常规ECC写入]；及响应于确定所述待高速缓存的数据尚未经修改：[执行EDC/标记合并写入]。<br>《隐含公开》	[0029]段：“これは、ライトバック（Write-back）方式でキャッシュメモリ１を動作させることと同じである。本明細書では、キャッシュメモリに書き込んだデータを、その後の所定のタイミングで、低次メモリに書き戻すモードをライトバックモードと呼ぶ。” [0032]段提到了“Dirtyなデータ”（脏数据）和“Cleanなデータ”（干净数据）的概念，这隐含了需要某种机制（脏指示符）来跟踪数据状态。图4、5流程显示，写入时根据验证结果（错误位数是否超过阈值）来选择采用回写（ライトバック）或通写（ライトスルー）模式。	对比文件明确公开了“ライトバックモード”（Write-back mode，即回写模式），并描述了在该模式下，数据先写入缓存，在后续特定时机再写回下级内存。对比文件通过区分“Dirtyなデータ”和“Cleanなデータ”，隐含了存在用于标识数据状态的机制（即脏指示符）。其写入逻辑是：根据写入后验证的错误位数是否超过阈值来决定采用回写（错误少，可靠性高）还是通写（错误多，可靠性低）模式。虽然对比文件没有像目标专利那样针对脏/干净数据明确区分使用ECC或EDC的存储格式，但其核心思想是根据数据的可靠性（对应于目标专利的“是否修改”带来的风险）来采取不同的数据一致性策略（立即写回下级内存 vs 延迟写回）。本领域技术人员可以从中合理推断出，在回写模式下，需要脏指示符来跟踪数据状态，并根据数据是否“干净”（即从下级内存读取的、未修改的）来采取不同的处理策略。因此，该技术特征J的整体概念被隐含公开，但具体实现方式（使用EDC/ECC的区别存储）不同。
技术特征K：根据权利要求4所述的基于处理器的系统，其中所述DRAM高速缓存管理电路进一步经配置以：读取所述高速缓存条目；基于脏指示符确定是否含有经修改数据；响应于含有经修改数据：[使用ECC检查并可能校正错误]；响应于不含经修改数据：[使用EDC检查，若错误则从系统DRAM读取]。<br>《隐含公开》	[0032]段：描述了读取时，如果数据是脏的（Dirty）且错误位数超过阈值（可靠性低），则将其写入下级内存（使其变干净）。[0033]段：如果错误已不可校正，则访问下级内存获取数据。[0056]-[0058]段（图4流程步骤S7-S14）：详细描述了读取时进行错误检测和校正，并根据错误是否可校正、错误位数是否超过阈值来决定是使用缓存内校正后的数据，还是从下级内存读取数据来更新缓存。	对比文件详细描述了在读取操作中结合错误检测（ECC）和数据状态（脏/干净，隐含脏指示符）进行决策的流程。对于脏数据，当其错误不可校正时，会从下级内存读取。对于所有数据（无论脏净），如果错误可校正，则校正后使用；如果错误不可校正，则从下级内存读取。虽然对比文件未明确区分对脏数据使用ECC、对干净数据使用EDC这一特定机制，但其读取处理逻辑包含了：1. 检查错误（相当于目标专利的确定EDC/ECC是否指示错误）；2. 根据数据状态（脏/干净）和错误严重程度，决定是从缓存校正还是从下级内存读取。下级内存可对应于系统存储器DRAM。因此，该技术特征K所描述的整体操作逻辑和目的（在回写模式下处理错误，保障数据正确性）在对比文件中被隐含公开。
技术特征L：其中所述DRAM高速缓存管理电路经配置以将所述高速缓存条目的所述ECC写入所述高速缓存条目的所述错误保护区域中作为里德‑所罗门码；所述DRAM高速缓存管理电路进一步经配置以将误码指示符写入所述高速缓存条目的所述错误保护区域中，指示所述高速缓存条目的所述错误保护区域是否含有所述高速缓存条目的所述EDC或所述ECC。<br>《未公开》	对比文件提及ECC可以使用BCH码等（[0015]段），但未提及“里德‑所罗门码”。对比文件全文未提及“误码指示符”（例如目标专利的IND 208(0)-208(X)）这一用于指示当前使用的是EDC还是ECC的标识符。	目标专利的该特征是其在回写模式下混合使用EDC和ECC的具体实现细节之一，用于在错误保护区域中区分当前存储的是EDC还是ECC。对比文件仅使用ECC，不存在两种错误保护码切换的场景，因此不需要也没有公开“误码指示符”。同时，对比文件也未具体限定使用“里德‑所罗门码”作为ECC。因此，该技术特征L未被公开。
技术特征M：其集成到集成电路IC中。<br>《隐含公开》	对比文件涉及缓存内存和控制电路，这些通常是处理器或SoC的一部分。[0002]段提到“プロセッサに実装することが期待されている”，[0067]段列出了缓存内存、控制器等组成部分。	本领域技术人员可以明确且直接地理解，对比文件所描述的缓存内存（キャッシュメモリ1）及其内存控制电路（ECCエラー検知部10、訂正部11、キャッシュコントローラ12）通常是集成在处理器芯片或更大的系统级芯片（SoC）之中的，即集成到集成电路（IC）中。这是现代计算系统的常规实现方式。因此，该技术特征被隐含公开。
技术特征N：其集成到选自由以下组成的群组的装置中：[一系列电子装置和机动车]<br>《未公开》	对比文件仅在[0002]段提及“携帯情報端末”（便携信息终端）作为处理器的一个应用场景，但未明确列举或限定集成到目标专利权利要求中所列举的任何具体装置中（如机顶盒、娱乐单元、导航装置、移动电话、计算机、机动车等）。	目标专利的权利要求N是一个非常宽泛的用途限定，列举了众多具体的装置类型。对比文件虽然暗示了其技术可用于便携信息终端，但并未公开将其集成到权利要求N所限定的如此具体且广泛的装置列表中的任何一个。这种具体的应用领域/产品限定未被对比文件公开。