对比文件名称：2007-07-24_发明授权_US07248116B2 Differential amplifiers
目标专利名称：145无削减信号包络地提升放大器增益CN107852138B
本次调用的模型名称：DeepSeek最新版本模型
根据目标专利说明书及权利要求，结合对比文件US07248116B2，现对技术特征进行比对分析如下：
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：包括：差分级，包括第一晶体管，所述第一晶体管具有电连接到第一差分输入的控制端子和电连接到第一差分输出的输出端子，《未公开》** | [0016] “The differential input stage comprises a differential pair comprising transistors M1 and M2 and is configured to receive differential input voltages Vi+ and Vi−. ... The transistors M1 and M2 receive the differential input voltages Vi+ and Vi− across the gates.” | 对比文件公开了差分级包含第一晶体管M1，其栅极（控制端子）接收差分输入Vi+。然而，M1的漏极（输出端子）连接到节点N1（见附图1及[0016]），节点N1连接到M3和M5的栅极，并非直接连接到第一差分输出Vo+。第一差分输出Vo+是从节点N5通过电阻R2a产生的（见[0018], [0037]），与M1的漏极（节点N1）无直接电连接。因此，对比文件未公开第一晶体管的输出端子“电连接到第一差分输出”这一连接关系。 |
| **B：所述差分级进一步包括第二晶体管，所述第二晶体管具有电连接到第二差分输入的控制端子和电连接到第二差分输出的输出端子《未公开》** | [0016] “The differential input stage comprises a differential pair comprising transistors M1 and M2 ... The transistors M1 and M2 receive the differential input voltages Vi+ and Vi− across the gates.” | 对比文件公开了差分级包含第二晶体管M2，其栅极（控制端子）接收差分输入Vi-。然而，M2的漏极（输出端子）连接到节点N3（见附图1及[0016]），节点N3连接到M4和M6的栅极，并非直接连接到第二差分输出Vo-。第二差分输出Vo-是从节点N6通过电阻R2b产生的（见[0018], [0037]），与M2的漏极（节点N3）无直接电连接。因此，对比文件未公开第二晶体管的输出端子“电连接到第二差分输出”这一连接关系。 |
| **C：第一偏置晶体管，具有电连接到所述第一晶体管的所述控制端子的输出端子《未公开》** | [0018] “The transistor M3 comprises a source terminal coupled to the positive supply voltage Vdd, a drain coupled to the second node N2 and a gate coupled to the first node N1.” | 对比文件中的M3，其漏极（输出端子）连接到节点N2（即M1的源极），其栅极（控制端子）连接到节点N1（即M1的漏极）。在目标专利中，第一偏置晶体管（如M1）的输出端子（源极）连接到第一晶体管（如M3）的控制端子（栅极）以提供偏置。对比文件的结构是相反的：M3（作为折叠级的一部分）的漏极连接到M1的源极，其栅极连接到M1的漏极，这形成了一种交叉耦合的电流折叠结构，而非目标专利中偏置晶体管直接为差分对晶体管提供偏置电压的结构。两者的连接关系和作用（偏置 vs. 电流折叠和增益设定）不同。因此，对比文件未公开此技术特征。 |
| **D：第二偏置晶体管，具有电连接到所述第二晶体管的所述控制端子的输出端子《未公开》** | [0018] “The transistor M4 comprises a source coupled to the positive supply voltage Vdd, a drain coupled to the fourth node N4 and a gate coupled to the third node N3.” | 同理，对比文件中的M4，其漏极（输出端子）连接到节点N4（即M2的源极），其栅极（控制端子）连接到节点N3（即M2的漏极）。这与目标专利中第二偏置晶体管（如M2）的输出端子连接到第二晶体管（如M4）的控制端子的偏置连接关系相反且作用不同。因此，对比文件未公开此技术特征。 |
| **E：第一反馈网络，电连接在所述第一偏置晶体管的控制端子与所述第一偏置晶体管的所述输出端子之间《未公开》** | 无相应内容。 | 对比文件全文未提及在晶体管M3（或任何作为偏置功能的晶体管）的栅极（控制端子）和源极/漏极（输出端子）之间连接任何反馈网络。其电路结构是开环的电流折叠放大器，增益由电阻比和晶体管尺寸比决定（见[0045]），不涉及使用反馈网络来调节偏置晶体管的特性。因此，对比文件既未直接公开也未隐含公开此技术特征。 |
| **F：以及第二反馈网络，电连接在所述第二偏置晶体管的控制端子与所述第二偏置晶体管的所述输出端子之间，《未公开》** | 无相应内容。 | 同上，对比文件全文未提及在晶体管M4（或任何作为偏置功能的晶体管）的栅极和源极/漏极之间连接任何反馈网络。因此，对比文件既未直接公开也未隐含公开此技术特征。 |
| **G：其中所述第一反馈网络和所述第二反馈网络每个包括电容性反馈电路。《未公开》** | 无相应内容。 | 对比文件未提及任何电容性反馈电路。其增益控制通过调整晶体管M5/M6的尺寸（指状图数量）或电阻R1、R2a/R2b的阻值来实现（见[0048]-[0050]），不涉及电容反馈。因此，对比文件未公开此技术特征。 |
| **H：其中所述第一反馈网络和所述第二反馈网络改变所述第一偏置晶体管和所述第二偏置晶体管的相应跨导。《未公开》** | 无相应内容。 | 目标专利的核心是通过反馈网络（特别是电容反馈）来改变（减小）偏置晶体管的跨导，从而提升差分级的增益（见说明书第[0055]段等式2）。对比文件的增益机制完全不同，依赖于电阻比和电流折叠，并未描述通过反馈网络来改变任何晶体管的跨导。因此，对比文件未公开此技术特征。 |
| **I：其中所述第一反馈网络和所述第二反馈网络减小所述第一偏置晶体管和所述第二偏置晶体管的所述相应跨导。《未公开》** | 无相应内容。 | 如上所述，对比文件未涉及通过反馈网络减小偏置晶体管跨导的技术手段。因此，对比文件未公开此技术特征。 |
| **J：其中所述第一晶体管和所述第二晶体管是N型晶体管器件，其中所述第一晶体管和所述第二晶体管的所述输出端子是所述第一晶体管和所述第二晶体管的漏极端子。《直接公开》** | [0016] “The transistors M1 and M2 are preferably MOS transistors, each having a drain, a source and a gate.” 结合附图1可知，M1和M2的漏极分别连接到节点N1和N3，作为其输出端子。 | 对比文件明确公开了差分输入级包含晶体管M1和M2，且优选为MOS晶体管（见[0016]）。根据附图1的电路结构以及MOS晶体管在放大电路中的常规应用（如共源极配置），可以毫无疑义地确定M1和M2为N型MOS晶体管（NMOS），因为其源极通过电流源103、104连接到负电源Vss（通常为地或更低电位），这是典型的NMOS差分对结构。并且，M1和M2的输出端子（即漏极）分别连接到节点N1和N3。因此，该技术特征被对比文件直接公开。 |
| **K：其中所述第一反馈网络和所述第二反馈网络的所述电容性反馈电路每个包括可变电容器。《未公开》** | 无相应内容。 | 对比文件未提及任何电容性反馈电路，更未提及可变电容器。因此，对比文件未公开此技术特征。 |
| **L：其中所述第一反馈网络包括所述第一偏置晶体管的寄生电容，其中所述第二反馈网络包括所述第二偏置晶体管的寄生电容。《未公开》** | 无相应内容。 | 对比文件未提及将偏置晶体管的寄生电容作为反馈网络的一部分。因此，对比文件未公开此技术特征。 |
| **M：其中所述第一反馈网络包括电连接在所述第一偏置晶体管的所述控制端子与输出端子之间的电容器，其中所述第一晶体管的跨导以因子 ... 被增大，其中C是所述电容器的电容并且C par是所述第一晶体管的寄生电容。《未公开》** | 无相应内容。 | 对比文件未公开任何连接在偏置晶体管栅极和源极之间的电容器，也未描述通过电容反馈网络来增大跨导或增益的因子公式。因此，对比文件未公开此技术特征。 |
| **N：其中所述电路进一步包括：电连接到所述第一差分输入和所述第二差分输入的混频器电路、以及电连接到所述第一差分输出和所述第二差分输出的功率放大器。《未公开》** | 无相应内容。 | 对比文件仅描述了一个独立的差分放大器电路，未提及该放大器与混频器电路或功率放大器连接形成系统。因此，对比文件未公开此技术特征。 |
| **O：进一步包括：被配置为设置所述第一晶体管的DC操作点的第一电流源和被配置为设置所述第二晶体管的DC操作点的第二电流源。《直接公开》** | [0019] “The fixed current source 101 is coupled between the first node N1 and a positive supply voltage Vdd to limit current through the transistor M1 to I1. The fixed current source 102 is coupled between the third node N3 and the positive supply voltage Vdd to limit current through the transistor M2 to I2.” | 对比文件明确公开了固定电流源101连接在节点N1（M1的漏极）和正电源Vdd之间，用于限制流过晶体管M1的电流为I1；固定电流源102连接在节点N3（M2的漏极）和正电源Vdd之间，用于限制流过晶体管M2的电流为I2（见[0019]）。在差分放大器中，连接在差分对管漏极和电源之间的电流源正是用于设定该晶体管的静态工作点（DC操作点）。因此，电流源101和102分别被配置为设置第一晶体管M1和第二晶体管M2的DC操作点。该技术特征被对比文件直接公开。 |
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