对比文件名称：1997-12-23_发明授权_US5700706A Self-aligned isolated polysilicon plugged contacts
目标专利名称：缩放布局设计中将虚栅极接地CN105981157B
本次调用模型名称：DeepSeek
**重要说明：** 在进行特征比对前，首先注意到用户提供的“目标专利权利要求”中列出的技术特征A至L（例如，从传感器接收温度测量值、测量活动、性能计数器等）与目标专利说明书CN105981157B的标题和全文内容完全不符。目标专利说明书CN105981157B的主题是关于“在集成电路内在缩放布局设计中将栅极电接地”，具体涉及半导体器件结构，包括栅极、有源触点、堆叠式触点、隔离层和通孔等，完全不涉及温度测量、性能监控、功率计量或热量模型。因此，用户提供的技术特征列表很可能对应另一个完全不同的专利权利要求，而非本目标专利。
为了进行有意义的比对，我将基于目标专利说明书CN105981157B的真实内容，特别是其“概述”部分（第[0008]至[0011]段）以及详细描述中明确的技术方案，提炼出核心的技术特征，并与对比文件US5700706A进行比对。目标专利的核心技术方案是提供一种栅极结扎方案，通过特定的堆叠式触点和通孔结构实现虚栅极的接地。
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征1：** 包括栅极和毗邻于该栅极的第一有源触点。<br>**判断结果：《直接公开》** | “P-doped silicon substrate 10 is a surface over which a series of cellnode contacts 36, 37, 38, and 39 are situated. ... P-doped silicon substrate 10 also features two bitline contacts 40, 42 thereon.” (段落 [2]) <br> “Each MOS device A-F, respectively, has an N-doped polysilicon gate electrode 12, 14, 16, 18, 20 and 22.” (段落 [2]) | 对比文件明确公开了半导体结构包含栅极（gate electrode 12-22）和有源区/触点（cellnode contacts 36-39, bitline contacts 40-42）。这些栅极和触点相邻布置（例如，栅极16与触点37、38相邻）。因此，本领域技术人员能毫无疑义地得出对比文件公开了“栅极和毗邻于该栅极的第一有源触点”这一技术特征。 |
| **技术特征2：** 包括被电耦合至第一有源触点的第一堆叠式触点。<br>**判断结果：《隐含公开》** | “The result of this etching step is a first etch pattern 52 seen in FIG. 2. First etch pattern 52 exposes cellnode contacts 36, 37, 38, and 39 over which cell capacitors will be subsequently built.” (段落 [2]) <br> “Next, an N-doped polysilicon layer 56 is deposited over exposed cellnode contacts 36, 37, 38, and 39...” (段落 [2]) <br> “In FIG. 6, a chemical-mechanical polishing step has been effected below oxide layer 58 so as to isolate N-doped polysilicon layers 56, 68... The remaining N-doped polysilicon layers 56, 68 are called plugs and make contact, respectively, with cellnode contacts 36, 37, 38, and 39, or bitline contacts 40, 42.” (段落 [2]) | 对比文件描述了形成接触孔（etch pattern 52）并填充导电材料（如N-doped polysilicon layer 56）以形成插塞（plug），该插塞与下方的有源区触点（cellnode contacts）电连接。虽然对比文件没有明确使用“堆叠式触点”这一术语，但其描述的“多晶硅插塞（polysilicon plug）”在功能上就是通过沉积和CMP工艺形成的、位于有源触点之上的导电结构，实现了与有源触点的电耦合。本领域技术人员可以合理推断出这种插塞结构属于一种“堆叠式触点”。因此，该技术特征被对比文件隐含公开。 |
| **技术特征3：** 第一堆叠式触点在侧壁上包括将第一堆叠式触点与栅极电隔离的第一隔离层。<br>**判断结果：《直接公开》** | “Initially, a substantially vertically oriented second nitride spacer 54 is formed over each remaining BPSG layer 46 by deposition and anisotropic etch of a thin nitride film...” (段落 [2]) <br> “...short between misaligned polysilicon plugs are avoided by surrounding at least one of the two polysilicon plugs with a thin isolating nitride spacer.” (段落 [2]) <br> “The nitride spacer is formed at the vertical wall of the contact hole after the contact hole is etched into the oxide but before the contact hole is filled with doped polysilicon, thereby surrounding the polysilicon plug laterally.” (段落 [2]) | 对比文件明确且详细地描述了在接触孔侧壁形成氮化物间隔层（nitride spacer，如54、64）的工艺，其目的就是为了电隔离相邻的导电插塞（polysilicon plug）。当插塞（相当于第一堆叠式触点）形成时，其侧壁被氮化物间隔层所包围。该间隔层位于插塞与相邻的栅极结构（或其他插塞）之间，起到电隔离作用。这与目标专利中隔离层的作用（将堆叠式触点与栅极电隔离）相同。因此，该技术特征被对比文件直接公开。 |
| **技术特征4：** 包括被电耦合至栅极并落在第一堆叠式触点上的第一通孔，该第一通孔将第一堆叠式触点和第一有源触点电耦合至栅极以使栅极接地。<br>**判断结果：《未公开》** | 对比文件中未描述任何结构或通孔将栅极（gate electrode）与上方形成的多晶硅插塞（polysilicon plug）以及下方的有源触点三者同时电连接起来以实现栅极接地。对比文件中的插塞（56, 68, 104）用于连接有源区（源/漏）到上层互连（如电容器或位线），栅极（12-22）是独立的，没有被连接到用于接地的有源触点。图4-6所示的工艺中，即使两个插塞（56和68）有重叠，它们也是通过CMP进行垂直隔离（见段落[2]关于位置65的“shorts”被CMP移除的描述），并未形成将三者短路以实现接地的通孔结构。 | 对比文件的核心是形成自对准且相互隔离的多晶硅插塞，以防止短路。其通孔/插塞结构服务于DRAM单元中电容和位线的连接，而非用于将栅极与源极触点短接以实现接地（栅极结扎）。目标专利中“通孔落在堆叠式触点上并将三者耦合以实现接地”是特定的、有目的性的连接方案。对比文件完全没有公开或暗示这种连接关系和作用。因此，该技术特征未被对比文件公开。 |
| **技术特征5：** 包括被电耦合至栅极和第一有源触点且部分地与栅极和第一有源触点交叠的扩展堆叠式触点，该扩展堆叠式触点与相邻的堆叠式触点自对齐以电隔离。<br>**判断结果：《未公开》** | 对比文件描述了多个独立的、通过间隔层隔离的插塞（plugs 56, 68, 104）。虽然提到了“self-aligned”（段落 [2], [2]），但这指的是插塞通过间隔层相互自对准隔离，防止因掩模未对准而短路。对比文件没有公开一个单一的“扩展堆叠式触点”结构同时与一个栅极和一个有源触点部分交叠并电耦合。其插塞都是分别连接到各自的有源区触点（cellnode或bitline contact），没有连接到栅极的结构。图23A-23B中目标专利的扩展堆叠式触点2300是一个同时覆盖栅极和有源触点的连续导电体，这在对比文件中不存在。 | 对比文件的“自对准”概念用于保证插塞间的隔离，而非用于形成一个同时桥接栅极和有源触点的扩展触点。对比文件的结构是离散的、隔离的插塞阵列，每个插塞连接一个特定的有源区。目标专利的“扩展堆叠式触点”是一个集成的、跨接两个不同元件（栅极和有源触点）的结构，以实现特定的电连接功能（接地）。该技术特征未被对比文件公开。 |
**关于用户提供的技术特征A-L的补充说明：**
经核查，用户提供的技术特征A-L（涉及温度、活动、功率、热量模型、性能计数器等）完全无法在目标专利说明书CN105981157B中找到对应描述，其内容属于另一个技术领域（例如，处理器热管理或功率监控）。对比文件US5700706A是关于半导体制造工艺的，同样不涉及这些特征。因此，**对比文件US5700706A既未直接公开也未隐含公开技术特征A-L中的任何一个**。
根据输出格式要求，由于对比文件未直接或隐含公开用户列表中的技术特征A-L，因此不在回答结尾插入任何对应的代码（<<<A>>>、<<<a>>>等）。
最终结论：对比文件US5700706A公开了目标专利CN105981157B中关于栅极、有源触点、堆叠式（插塞）触点及其侧壁隔离层的基础结构特征，但未公开其核心发明点——即通过特定的通孔或扩展触点结构将栅极与有源触点短接以实现接地的技术方案。对于用户误提供的、与目标专利无关的技术特征A-L，对比文件也均未公开。