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对比文件列表
2003-07-11_JP2003197878A_发明专利_JP2003197878A Memory semiconductor device and its manufacturing method_+++g_h+++.docx
2026-03-19 23:39
2007-03-01_US2007045773A_发明申请_US20070045773A1 Integrated electronic device and method of making the same_+++H+++.docx
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2007-03-15_JP2007067236A_发明专利_JP2007067236A Integrated-type electronic part and manufacturing method for integrated- type electronic part_+++F_G_H_a_b_d+++.docx
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2007-06-25_KR1020070065769A_发明公开_KR1020070065769A 박막 캐패시터 및 그 제조 방법, 전자 장치 및 회로 기판_+++G_H_a+++.docx
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2007-06-27_CN1988083A_发明公开_CN1988083A 薄膜电容器及其制造方法、电子器件和电路板_+++G_a_c_h+++.docx
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2007-07-05_JP2007173386A_发明专利_JP2007173386A Thin-film capacitor, manufacturing method thereof, electronic equipment, and circuit board_+++A_B_G_d_e_h+++.docx
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2007-07-05_JP2007173437A_发明专利_JP2007173437A Electronic component_+++G_h+++.docx
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2007-07-12_US2007158848A_发明申请_US20070158848A1 Electronic component_+++B_G_H_a+++.docx
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2007-09-06_DE102006013812A_发明专利_DE102006013812A1 Thin film capacitor and method of making the same, electronic device and printed circuit board_+++H_g+++.docx
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2008-01-10_JP2008004734A_发明专利_JP2008004734A Integrated passive element, and multi-layer wiring substrate incorporating the same_+++A_G_b_c_d_h+++.docx
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2010-12-02_US2010301452A_发明申请_US20100301452A1 Integrated nano-farad capacitors and method of formation_+++B_G_h+++.docx
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2010-12-07_US7847402B_发明授权_US07847402B2 BEOL interconnect structures with improved resistance to stress_+++B_h+++.docx
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2011-07-12_US7977201B_发明授权_US07977201B2 Methods for forming back-end-of-line resistive semiconductor structures_+++a_b_h+++.docx
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2011-09-01_WO2011104775A_发明申请_WO2011104775A1 半導体装置_+++A_G_H_b_f+++.docx
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2011-09-08_JP2011176057A_发明专利_JP2011176057A Semiconductor device_+++A_F_G_H_b_c_d_e+++.docx
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2012-08-08_JP4997757B_发明专利_JP4997757B2 A thin film capacitor and method of manufacturing the same, electronic device and circuit board_+++H_a_e_g+++.docx
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2012-10-24_CN1988083B_发明授权_CN1988083B 薄膜电容器及其制造方法、电子器件和电路板_+++A_G_H_b+++.docx
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2013-02-21_US2013043560A_发明申请_US20130043560A1 Metal-Insulator-Metal Capacitor and Method of Fabricating_+++G_h+++.docx
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2013-02-28_JP2013041875A_发明专利_JP2013041875A Solid state imaging element, solid state imaging element manufacturing method and electronic apparatus_+++A_H+++.docx
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2013-05-09_US2013113068A_发明申请_US20130113068A1 LOW-K DIELECTRIC PROTECTION SPACER FOR PATTERNING THROUGH SUBSTRATE VIAS THROUGH A LOW-K WIRING LAYER_+++H+++.docx
2026-03-19 23:39
JP2017513222A_Description_20260309_2235_+++A_B_C_E_G_H_d_f+++.docx
2026-03-19 23:39
US2003071293A1_Description_20260309_2235_+++G_a_b_d_h+++.docx
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US2008233731A1_Description_20260309_2235_+++B_G_H+++.docx
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2007-03-01_US2007045773A_发明申请_US20070045773A1 Integrated electronic device and method of making the same_+++H+++.docx

对比文件名称:2007-03-01_US2007045773A_发明申请_US20070045773A1 Integrated electronic device and method of making the same

目标专利名称:用于晶片翘曲减小的应力缓解结构CN106165094B

本次调用模型名称:DeepSeek最新版本模型

## 特征比对表格

技术特征描述及公开性判断结果对比文件原文引用公开性论述
**A:包括:支撑第一沉积层间电介质的基板**说明书第[0072]段:<br>"The substrate S is provided by a semiconductor substrate, a semiconductor substrate having a surface formed with an insulation film, a quartz substrate, a glass substrate, a piezoelectric substrate, a ceramic substrate, an SOI (silicon on insulator) substrate, a SOQ (silicon on quartz) substrate or an SOG (silicon on glass) substrate."<br>说明书第[0096]段:<br>"Next, as shown in FIG. 11(b), the resist pattern 102 is removed with e.g. a remover." (图10-15制造方法中,牺牲层被移除后,基板上存在导电结构和电介质结构)**未公开**<br>对比文件公开了基板S,其支撑整个集成电子器件(包括无源器件和三维布线)。然而,目标专利技术特征A强调基板“支撑第一沉积层间电介质”。在目标专利中(参见图3B及相关描述),所述“第一沉积层间电介质”(例如ILD-1 110)是特定沉积并图案化以仅围绕特定导电层(如第一导电层104)的层,其作用是作为应力缓解结构的一部分,通过有选择地沉积和移除来减小晶片翘曲和材料消耗。对比文件中的基板S支撑了整个器件结构,包括可能存在的电介质层(如电容器的电介质层23,或作为牺牲层的电介质材料),但并未公开一个被明确称为“第一沉积层间电介质”且其功能是作为应力缓解结构一部分被基板支撑的特定层。对比文件中的电介质层(如23)是电容器的组成部分,而非用于晶片翘曲缓解的、有选择性地沉积在特定导电层上的层间电介质。因此,对比文件未公开目标专利中具有特定作用和结构的“支撑第一沉积层间电介质的基板”。
**B:包括后端制程(BEOL)导电层的第一导电栈,所述第一导电栈处于相对于所述基板的第一标高处,**说明书第[0072]-[0073]段:<br>"The integrated electronic device X includes a substrate S, multi-stage coil inductors 10A, 10B, a capacitor 20, three-dimensional wiring 30, and pads 40A, 40B, 40C, 40D..."<br>"Each of the multi-stage coil inductors 10A, 10B is a kind of passive component and includes, as shown in FIG. 3 and FIG. 4 for example, two-tiered spiral coils 11, 12 and a connecting member 13..."<br>图3、4、5显示了在基板S上形成的多层导电结构(如螺旋线圈11, 12,电极21, 22,布线31, 32, 33)。**未公开**<br>对比文件公开了在基板S上形成的包含导电层(如螺旋线圈11, 12,电极21, 22,布线部分31, 32, 33)的结构,这些导电层可被视为后端制程形成的导电层。然而,目标专利的技术特征B明确限定了“第一导电栈”这一特定结构概念,其处于“相对于所述基板的第一标高处”。在目标专利中(参见图3B及[0049]段),“标高”被明确定义为从基板有源表面到导电栈中最高导电层部分的邻近表面的距离,并且不同的导电栈具有不同的标高,这是其应力缓解结构设计的关键,通过在不同高度布置导电栈来减少不必要的层间电介质材料。对比文件虽然公开了多层导电结构,但并未将其组织或描述为具有特定“标高”的“导电栈”,也未揭示通过使不同导电结构处于不同标高以实现减少层间电介质和缓解应力的技术思想。对比文件中的多层结构(如电感器10A、10B,电容器20)是为了实现电路功能(如高Q值电感)和三维互连,其层叠关系由器件功能和制造工艺决定,而非出于控制标高以缓解晶片翘曲的目的。因此,对比文件未公开“处于相对于所述基板的第一标高处”的“第一导电栈”。
**C:其中第一导电栈包括第一导电层直接在所述基板的表面上、第一沉积层间电介质仅在第一导电层的表面上、第二沉积电介质层在第一导电层上、第二导电层在第二沉积电介质层上、以及第三导电层直接在第一沉积层间电介质上并且通过第一通孔耦合到第一导电层**说明书第[0075]段及图5:<br>"The capacitor 20, another kind of passive component, and has a stacked structure shown in FIG. 5, which includes a first electrode 21, a second electrode 22, and a dielectric layer 23 interposed therebetween. The first electrode 21 is provided on the substrate S. The second electrode 22 is spaced from the substrate S and disposed along the substrate S."<br>说明书第[0090]-[0111]段及图10-15:<br>描述了制造方法,其中通过电镀和牺牲层工艺形成多层结构。例如,第一电极21形成在基板S上(图10a),电介质层23形成在第一电极21上(图10b),第二电极22通过电镀形成(图11a)。布线部分(如第一布线部分31)也通过类似工艺形成。**未公开**<br>对比文件部分公开了与目标专利特征C中某些层状结构相似的元素:例如,电容器20具有“第一电极21直接在基板S上”(对应第一导电层)、“电介质层23在第一电极21上”(对应第二沉积电介质层)、“第二电极22在电介质层23上”(对应第二导电层)。然而,目标专利特征C描述的是“第一导电栈”的特定、完整且相互关联的层状组合,其还包括:“第一沉积层间电介质仅在第一导电层的表面上”以及“第三导电层直接在第一沉积层间电介质上并且通过第一通孔耦合到第一导电层”。这些是形成目标专利中导电栈互连和应力缓解结构的关键。对比文件没有公开这种特定的层间电介质(“仅在第一导电层的表面上”)的存在和用途。对比文件中的布线互连(如三维布线30)涉及不同的部分(第一布线部分31,第二布线部分32,第三布线部分33)和连接方式,但并未公开一个“直接在第一沉积层间电介质上并通过第一通孔耦合到第一导电层”的“第三导电层”结构。此外,对比文件的层状结构是服务于电容器、电感器等具体器件功能,而非构成一个具有特定标高、旨在减少应力的“导电栈”。因此,对比文件未公开技术特征C所限定的完整、特定结构。
**D:以及包括BEOL导电层的第二导电栈,第二导电栈处于相对于所述基板的不同于第一标高的第二标高处,其中第二导电栈包括直接在所述基板的表面上的第三导电层。**说明书第[0113]段及图16-17:<br>"As shown in FIG. 16 and FIG. 17, multi-stage coil inductors 10A, 10B in an integrated electronic device X may be in contact with the substrate S (First Variation)."<br>图16和17显示,在第一个变型中,螺旋线圈11(属于电感器10A, 10B的一部分)直接接触基板S。**未公开**<br>对比文件公开了在第一个变型实施例中,多层线圈电感器的下部螺旋线圈11可以直接接触基板S(图16,17)。这可以视为一个导电层(线圈11)直接位于基板表面上。然而,目标专利的技术特征D限定了“第二导电栈”这一独立结构,其“包括直接在所述基板的表面上的第三导电层”,并且该第二导电栈处于与第一导电栈不同的第二标高处。在目标专利中(如图3B),第二导电栈II”是一个独立于第一导电栈I”的结构,两者毗邻且标高不同,共同构成应力缓解设计。对比文件中的螺旋线圈11是电感器10A或10B的组成部分,其直接接触基板是为了整个电感器的机械稳定性或电气性能(如[0027]段所述),而非作为一个独立的“导电栈”与另一个具有不同标高的“导电栈”并置以实现应力缓解。对比文件没有公开两个具有不同标高、结构上独立或可区分的“导电栈”的概念及其组合。因此,对比文件未公开技术特征D。
**E:其特征在于,所述基板的表面被暴露在第一导电栈与第二导电栈之间。**说明书第[0096], [0105], [0110]段及图10-15,图20-27等:<br>在制造方法的多个步骤中,描述了移除牺牲层(如resist pattern 102, 104, 108等)的过程。例如,图11(b)移除resist pattern 102,图14(a)移除resist pattern 104。这些移除步骤会在形成的结构之间留下空间或暴露区域。**未公开**<br>对比文件的制造方法中,在移除牺牲层(光刻胶图案)后,确实会在形成的导电结构(如电感器线圈、电容器电极、布线)之间暴露出下方的表面(可能是基板表面或其他层表面)。例如,图14(a)移除牺牲层104后,螺旋线圈11下方和周围区域可能暴露。然而,目标专利技术特征E中的“基板的表面被暴露在第一导电栈与第二导电栈之间”具有明确的上下文和目的。在目标专利中(参见图2A, 3B及相关描述),这是应力缓解结构设计的直接结果和特征:通过有选择地不沉积或移除不必要的层间电介质材料,使得在第一导电栈和第二导电栈这两个独立结构之间的区域,基板表面直接暴露,从而减少材料应力和晶片翘曲。对比文件中的暴露表面是制造工艺(牺牲层技术)的中间或最终结果,其目的是为了定义和形成三维结构,或者为后续工艺步骤做准备,而非专门为了在特定定义的“导电栈”之间创造暴露的基板表面以实现应力缓解。对比文件没有将“暴露基板表面”与“第一导电栈和第二导电栈之间”这一特定布局相关联。因此,对比文件未公开技术特征E。
**F:其特征在于,包括用第一导电层和第三导电层形成的电感器。**说明书第[0073]段及图3, 4, 7, 8:<br>"Each of the multi-stage coil inductors 10A, 10B is a kind of passive component and includes, as shown in FIG. 3 and FIG. 4 for example, two-tiered spiral coils 11, 12 and a connecting member 13 which connects these coils with each other in series."<br>说明书第[0013]段:<br>"The passive components include a multi-stage coil inductor provided on the substrate."**未公开**<br>对比文件明确公开了集成电子器件X中包含多层线圈电感器(multi-stage coil inductor)10A和10B作为无源器件。这些电感器由导电层形成的螺旋线圈(如11, 12)构成。然而,目标专利技术特征F限定了“用第一导电层和第三导电层形成的电感器”。这里“第一导电层”和“第三导电层”是引用自前面权利要求中定义的第一导电栈内的特定导电层(参见特征C)。在目标专利的上下文中,这意味着电感器是利用构成所述应力缓解结构一部分的特定导电层(即第一导电栈中的第一和第三导电层)形成的。对比文件虽然公开了由导电层(线圈11, 12)形成的电感器,但这些导电层是作为独立电感器部件描述的,并未被标识为或来源于一个如目标专利所定义的、具有特定层状结构和标高属性的“第一导电栈”中的“第一导电层”和“第三导电层”。对比文件电感器的形成与目标专利中“导电栈”的概念及其内部导电层的指定无关。因此,对比文件未公开技术特征F所限定的、由特定导电栈中的特定层形成的电感器。
**G:其特征在于,第一导电栈包括用第一导电层、第一导电层与第二导电层之间的第二沉积电介质层、以及第二导电层形成的金属-绝缘体-金属电容器。**说明书第[0075]段及图5:<br>"The capacitor 20, another kind of passive component, and has a stacked structure shown in FIG. 5, which includes a first electrode 21, a second electrode 22, and a dielectric layer 23 interposed therebetween. The first electrode 21 is provided on the substrate S. The second electrode 22 is spaced from the substrate S and disposed along the substrate S."**未公开**<br>对比文件明确公开了电容器20,其具有“第一电极21”、“第二电极22”以及夹在中间的“电介质层23”,这构成了一个金属-绝缘体-金属(MIM)电容器的基本结构。然而,目标专利技术特征G限定了“第一导电栈包括用第一导电层、...第二沉积电介质层、以及第二导电层形成的金属-绝缘体-金属电容器”。这里的关键在于,该MIM电容器是“第一导电栈”的组成部分,并且所使用的“第一导电层”和“第二导电层”是引用自特征C中定义的、构成该第一导电栈的特定层。在目标专利中,这意味着MIM电容器被集成到所述应力缓解结构的特定导电栈内。对比文件中的电容器20是一个独立的无源器件,其电极21, 22和电介质层23是专门为该电容器形成的,并未被描述为是一个更大结构(如“第一导电栈”)的一部分,也未使用来自该栈中预先定义的其他导电层。因此,尽管对比文件公开了MIM电容器结构,但未公开该电容器是如目标专利所限定的、作为特定“第一导电栈”组成部分而形成的。
**H:其特征在于,所述集成器件被纳入到音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机中的至少一者中。**说明书第[0004]段:<br>"An RF (radio frequency) system or RF circuitry incorporated in e.g. a mobile terminal generally includes an IPD (integrated passive device)..."<br>说明书第[0002]段:<br>"The present invention relates to an integrated electronic device provided with a plurality of passive components such as inductors."**《直接公开》**<br>对比文件明确指出其发明的集成电子器件(Integrated electronic device)用于射频(RF)系统或电路,并具体示例性地提及可并入移动终端(mobile terminal)。移动终端是通信设备的一种典型形式。目标专利技术特征H列举了多种电子设备,包括“通信设备”。本领域技术人员能够毫无疑义地理解,对比文件公开的集成电子器件可以应用于“通信设备”(如移动终端)。此外,对比文件涉及的集成无源器件(IPD)技术属于通用电子制造领域,其产品同样可能应用于目标专利列举的其他类型设备(如计算机、导航设备等)中,以实现所需的高频模块功能。因此,对比文件直接公开了技术特征H。

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