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对比文件列表
1978-06-13_US4095278A_发明授权_US4095278A Instruction altering system_+++D_N+++.docx
2026-03-19 23:44
1989-10-19_WO1989009962A_发明申请_WO1989009962A1 METHOD AND APPARATUS FOR IMPROVED EXECUTION OF INSTRUCTION SEQUENCES_+++d_n_o+++.docx
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2000-04-11_US6049860A_发明授权_US6049860A Pipelined floating point stores_+++D+++.docx
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2002-11-28_US2002178346A_发明申请_US20020178346A1 Lowering priority and elimination scheme for useless instructions_+++D_O+++.docx
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2004-03-04_US2004044878A_发明申请_US20040044878A1 Synchronisation between pipelines in a data processing apparatus_+++D_O_a_b_c_e_f_g_h_k_l_m_n+++.docx
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2004-08-18_CN1521623A_发明公开_CN1521623A 编译设备和编译方法_+++d_o+++.docx
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2004-08-19_JP2004234126A_发明专利_JP2004234126A Compiler and compiling method_+++d_f_o+++.docx
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2005-12-15_JP2005538439A_发明专利_JP2005538439A Synchronization between the pipeline in a data processing device_+++d+++.docx
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2006-08-29_US7100021B_发明授权_US07100021B1 Barrier synchronization mechanism for processors of a systolic array_+++B_K_c_d+++.docx
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2008-07-08_US7398358B_发明授权_US07398358B2 Method and apparatus for high performance branching in pipelined microsystems_+++D_N+++.docx
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2008-12-04_US2008301342A_发明申请_US20080301342A1 Device Directed Memory Barriers_+++d+++.docx
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2010-09-09_JP2010530571A_发明专利_JP2010530571A Memory barrier destined for the device_+++A_B_E_G_H_c_d_f_i_j_k_l_m_n_o+++.docx
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2010-09-28_US7805592B_发明授权_US07805592B2 Early resolving instructions_+++D_n_o+++.docx
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2011-07-07_WO2011081718A_发明申请_WO2011081718A2 MECHANISMS TO ACCELERATE TRANSACTIONS USING BUFFERED STORES_+++d_i_k_m+++.docx
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2011-10-20_US2011258415A_发明申请_US20110258415A1 APPARATUS AND METHOD FOR HANDLING DEPENDENCY CONDITIONS_+++d_f_k+++.docx
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2012-07-12_AU2010337318A_发明专利_AU2010337318A1 Mechanisms to accelerate transactions using buffered stores_+++d_i_j+++.docx
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2012-09-19_KR1020120103715A_发明公开_KR1020120103715A 버퍼링된 저장을 이용하여 트랜잭션들을 가속화하기 위한 메커니즘들_+++d+++.docx
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2012-10-17_CN102741806A_发明公开_CN102741806A 使用缓冲存储加速事务的机构_+++b_d_i_k+++.docx
2026-03-19 23:44
EP2972787A1_Description_20260310_0117_+++A_B_C_D_E_F_G_H_K_L_M_N_O_i_j+++.docx
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JP2013242876A_Description_20260310_0117_+++d_i+++.docx
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US2004068597A1_Description_20260310_0117_+++d_f_k_l_m_o+++.docx
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US2011145512A1_Description_20260310_0117_+++d+++.docx
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US2013290683A1_Description_20260310_0117_+++D_N_O+++.docx
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2004-08-18_CN1521623A_发明公开_CN1521623A 编译设备和编译方法_+++d_o+++.docx

对比文件名称:2004-08-18_CN1521623A_发明公开_CN1521623A 编译设备和编译方法

目标专利名称:消除指令处理电路中的冗余同步屏障和相关处理器系统、方法以及计算机可读媒体 CN105009074B

本次调用的模型名称:未提供

### 特征比对表格

技术特征描述以及公开性判断结果对比文件原文引用公开性论述
A: 检测第一指令,所述第一指令指示关于计算机架构需要后续同步屏障且所述计算机架构允许由计算机硬件自动地执行同步操作的操作 《未公开》无对比文件涉及编译器优化,主要关注降低处理器功耗,未提及任何关于同步屏障的指令,也未提及计算机架构需要后续同步屏障且允许硬件自动执行同步操作的指令。
B: 响应于所述第一指令,由所述计算机硬件自动地执行所述同步操作 《未公开》无对比文件未涉及硬件自动执行同步操作,其优化操作由编译器软件完成。
C: 检测由所述计算机硬件响应于所述第一指令自动执行所述同步操作而导致的第一同步事件 《未公开》无对比文件未涉及检测同步事件,其优化过程不依赖于硬件触发的同步事件。
D: 检测指令流中的下一个指令 《隐含公开》参见对比文件说明书“指令调度单元”部分,其中描述:“指令调度单元232在相关性图中选择可执行的指令(节点),并调度用于第一周期的指令”。对比文件中,指令调度单元在处理指令序列时,需要从指令流(或相关性图)中检测下一个可执行的指令,这隐含了检测指令流中的下一个指令。虽然上下文不同(编译时优化 vs 运行时硬件),但“检测指令流中的下一个指令”这一动作本身在对比文件中被隐含公开。
E: 确定所述下一个指令是否包括类型对应于所述第一同步事件的同步屏障 《未公开》无对比文件未涉及同步事件和同步屏障,因此无法确定下一个指令是否包括对应类型的同步屏障。
F: 以及响应于确定所述下一个指令包括类型对应于所述第一同步事件的同步屏障,从所述指令流消除所述下一个指令。 《未公开》无对比文件未涉及消除同步屏障,其删除冗余指令的对象是如“mov R0, R0”之类的冗余指令,而非同步屏障。
G: 其中检测所述第一同步事件包括检测指令同步事件 《未公开》无对比文件未涉及指令同步事件。
H: 并且其中确定所述下一个指令是否包括类型对应于所述第一同步事件的同步屏障包括检测所述下一个指令是否是指令同步屏障。 《未公开》无对比文件未涉及指令同步屏障。
I: 其中检测所述第一同步事件包括检测数据同步事件 《未公开》无对比文件未涉及数据同步事件。
J: 并且其中确定所述下一个指令是否包括类型对应于所述第一同步事件的同步屏障包括检测所述下一个指令是否是数据同步屏障。 《未公开》无对比文件未涉及数据同步屏障。
K: 其中检测所述第一同步事件包括设定同步旗标。 《未公开》无对比文件未涉及设定同步旗标。
L: 其进一步包括响应于确定所述下一个指令不包括类型对应于所述第一同步事件的同步屏障而清除所述同步旗标。 《未公开》无对比文件未涉及清除同步旗标。
M: 其中确定所述下一个指令是否包括类型对应于所述第一同步事件的同步屏障包括确定是否设定所述同步旗标。 《未公开》无对比文件未涉及通过同步旗标确定指令类型。
N: 其中从所述指令流消除所述下一个指令包括用指示无操作的指令代替所述指令流中的所述下一个指令。 《未公开》无对比文件未涉及用NOP指令代替指令,虽然其有时段停止/恢复指令插入,但并非用NOP代替被消除的指令。
O: 其中从所述指令流消除所述下一个指令包括从所述指令流移除所述下一个指令。 《隐含公开》参见对比文件说明书“指令再调度单元”部分,其中描述:“指令再调度单元236从调度结果中删除冗余指令。”对比文件中,指令再调度单元删除冗余指令,这隐含了从指令流中移除指令。虽然这是在编译时而非硬件运行时,但“从指令流移除指令”这一操作被隐含公开。

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