**对比文件名称**：发明申请_US20150021695A1 EPITAXIAL BLOCK LAYER FOR A FIN FIELD EFFECT TRANSISTOR DEVICE
**目标专利名称**：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
**模型名称**：GPT-4
## 特征比对表格 ##
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：衬底，包括具有顶表面的本体<br>《直接公开》 | 第0027段：“Device 100 comprises ... a set of FinFETs 104 formed **over a substrate 106**.”<br>第0028段：“In one embodiment, **substrate 106** includes a silicon substrate (e.g., wafer).” | 对比文件明确公开了半导体器件形成在衬底（substrate）之上。衬底（如硅衬底）必然包括具有顶表面的本体。该特征在对比文件中是器件的基本组成部分，与本领域公知常识一致。因此，技术特征A被对比文件直接公开。 |
| **技术特征B**：FET器件，包括：源极，设置在所述衬底中<br>《直接公开》 | 第0007段：“Device 10 further comprises **an epitaxial source 18** and drain 20 **formed within a substrate 22**.”<br>第0033段：“... **an epi material 132 is formed within each recess 128**... epi material 132 comprises epitaxial silicon (e-Si), which is grown in recesses 128, and may be in-situ boron (B) doped...” | 对比文件明确公开了在衬底中形成的源极（epitaxial source），其作为FinFET器件的组成部分。第0033段进一步说明了作为源/漏的外延材料（epi material）在衬底的凹槽中形成。因此，技术特征B被对比文件直接公开。 |
| **技术特征C**：漏极，设置在所述衬底中<br>《直接公开》 | 第0007段：“Device 10 further comprises an epitaxial source 18 and **drain 20 formed within a substrate 22**.”<br>第0033段：同上。 | 与特征B同理，对比文件明确公开了在衬底中形成的漏极（drain）。因此，技术特征C被对比文件直接公开。 |
| **技术特征D**：以及有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间<br>《直接公开》 | 第0007段：“...device 10 includes... a pair of neighboring **FinFETs 16A-B**.”<br>第0027段：“Device 100 comprises a sacrificial FinFET (i.e., a dummy gate) 102 and a **set of FinFETs 104** formed over a substrate 106.”<br>第0030段：“...FinFETs 104 each include **a gate electrode 112**.” | 对比文件多次提及并描述了FinFET器件（FinFETs 16A-B, 104），而FinFET器件的核心结构必然包括有源栅极（即gate electrode 112），该栅极用于控制源极和漏极之间的沟道。虽然对比文件未明确写出“有源栅极宽度”这一短语，但“gate electrode”本身具有物理宽度是本领域公知常识。因此，本领域技术人员能够毫无疑义地得出对比文件公开了具有宽度的有源栅极形成在源极和漏极之间。技术特征D被直接公开。 |
| **技术特征E**：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度<br>《未公开》 | 第0007段：“...device 10 includes a dummy gate 12 covering **an isolation trench oxide 14** between a pair of neighboring FinFETs 16A-B.”<br>第0027段：“Device 100 further comprises **a shallow trench isolation (STI) oxide 108** within substrate 106, as shown beneath dummy gate 102.”<br>第0008段：“...the epitaxy (epi) of source 18 and drain 20 grows non-ideally, which results in asymmetric growth...” | 对比文件公开了隔离结构（如isolation trench oxide 14, STI oxide 108），其位于伪栅极下方，用于器件隔离，这对应于目标专利中的“扩散中断”。对比文件也提到了外延生长不理想、不对称（asymmetric growth）。**然而，目标专利特征E明确限定了“邻近扩散中断的源极或漏极的深度大于不邻近的那个”这一具体的深度差异关系，其技术问题在于因扩散中断导致的外延生长不均匀进而引起注入深度差异（见目标专利说明书第0008、0032段）。** 对比文件虽然提及外延生长不对称，但并未具体描述或暗示源极和漏极的“深度”存在差异，更没有将深度差异与是否邻近隔离结构（扩散中断）建立因果关系。因此，对比文件没有公开该深度比较关系。技术特征E未被公开。 |
| **技术特征F**：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。<br>《未公开》 | 第0007段：“...device 10 includes **a dummy gate 12** covering an isolation trench oxide 14...”<br>第0027段：“Device 100 comprises **a sacrificial FinFET (i.e., a dummy gate) 102**...” | 对比文件公开了伪栅极（dummy gate）及其位于隔离结构（STI oxide）上方的基本位置关系。**但是，目标专利特征F的核心在于“伪栅极宽度比有源栅极宽度小栅极宽度余裕”，即明确的非对称宽度布局。** 对比文件的全文（包括附图）均未提及或暗示伪栅极与有源栅极的宽度存在差异，更没有公开“伪栅极宽度小于有源栅极宽度”这一具体关系。对比文件中伪栅极的作用是作为牺牲层以实现均匀外延生长，而非通过宽度差异来改善栅极控制或调节单元节距（目标专利要解决的技术问题）。因此，该技术特征未被对比文件公开。 |
| **技术特征G**：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方<br>《未公开》 | 无 | 对比文件的说明书及附图中均未提及或示出源极接触件（source contact）。 |
| **技术特征H**：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。<br>《未公开》 | 无 | 对比文件的说明书及附图中均未提及或示出漏极接触件（drain contact），更没有公开接触件位于有源栅极与伪栅极之间，以及两个距离及其差值（隔离余裕）与栅极宽度余裕之间的数学关系（一半）。该特征是目标专利中基于特定非对称布局推导出的具体尺寸关系，对比文件完全未涉及。 |
| **技术特征I**：其中所述有源栅极宽度为十五(15)纳米(nm)<br>《未公开》 | 无 | 对比文件未给出任何有源栅极宽度的具体数值。 |
| **技术特征J**：其中所述伪栅极宽度为十三(13)nm<br>《未公开》 | 无 | 对比文件未给出任何伪栅极宽度的具体数值。 |
| **技术特征K**：以及其中所述隔离余裕为一(1)nm。<br>《未公开》 | 无 | 对比文件未涉及“隔离余裕”的概念，更无此具体数值。 |
| **技术特征L**：其中所述有源栅极宽度为十八(18)纳米(nm)<br>《未公开》 | 无 | 对比文件未给出任何有源栅极宽度的具体数值。 |
| **技术特征M**：其中所述伪栅极宽度为十四(14)nm<br>《未公开》 | 无 | 对比文件未给出任何伪栅极宽度的具体数值。 |
| **技术特征N**：以及其中所述隔离余裕为两(2)nm。<br>《未公开》 | 无 | 对比文件未涉及“隔离余裕”的概念，更无此具体数值。 |
| **技术特征O**：其中所述栅极宽度余裕为至少两(2)纳米(nm)。<br>《未公开》 | 无 | 对比文件未涉及“栅极宽度余裕”的概念，更无此具体数值范围。 |
| **技术特征P**：其中所述有源栅极宽度为十五(15)nm<br>《未公开》 | 无 | 对比文件未给出任何有源栅极宽度的具体数值。 |
| **技术特征Q**：以及其中所述伪栅极宽度为十三(13)nm。<br>《未公开》 | 无 | 对比文件未给出任何伪栅极宽度的具体数值。 |
| **技术特征R**：其中所述有源栅极宽度为十七(17)nm<br>《未公开》 | 无 | 对比文件未给出任何有源栅极宽度的具体数值。 |
| **技术特征S**：以及其中所述伪栅极宽度为十四(14)nm。<br>《未公开》 | 无 | 对比文件未给出任何伪栅极宽度的具体数值。 |
| **技术特征T**：其中所述栅极宽度余裕至少为四(4)纳米(nm)<br>《未公开》 | 无 | 对比文件未涉及“栅极宽度余裕”的概念，更无此具体数值范围。 |
| **技术特征U**：以及其中所述有源栅极宽度为十八(18)nm。<br>《未公开》 | 无 | 对比文件未给出任何有源栅极宽度的具体数值。 |
| **技术特征V**：被集成到集成电路(IC)中。<br>《直接公开》 | 第0004段：“A typical **integrated circuit (IC) chip** includes a stack of several levels...”<br>第0028段：“...The term ‘substrate’ as used herein is intended to include a **semiconductor substrate**... For example, the semiconductor substrate may comprise a semiconductor wafer (e.g., silicon, SiGe, or an SOI wafer) or **one or more die on a wafer**...” | 对比文件开篇即指出其技术领域涉及集成电路（IC），并且所描述的半导体器件（包括FinFET和衬底）是构成IC芯片的基本元件。本领域技术人员能够毫无疑义地理解，对比文件中描述的器件是用于制造集成电路的。因此，技术特征V被直接公开。 |
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