对比文件名称：发明申请_US20150214341A1 SEMICONDUCTOR DEVICES HAVING ISOLATION INSULATING LAYERS AND METHODS OF MANUFACTURING THE SAME
目标专利名称：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
模型名称：深度专利特征比对分析模型
## 特征比对表格 ##
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：衬底，包括具有顶表面的本体<br>《直接公开》 | [0078] Semiconductor devices of the inventive concepts may comprise any suitable substrate 10. In some embodiments, the substrate 10 is a semiconductor substrate comprising one or more semiconductor materials, such as silicon (Si), germanium (Ge), silicon-germanium (SiGe), gallium-phosphorus (GaP), gallium-arsenic (GaAs), silicon-carbon (SiC), silicon-germanium-carbon (SiGeC), indium-arsenic (InAs), and/or indium-phosphorus (InP). | 对比文件明确公开了半导体器件包括衬底10。本领域技术人员知晓，衬底必然包含具有顶表面的本体，这是半导体器件的基本构成要素。因此，技术特征A被对比文件直接公开。 |
| 技术特征B：FET器件，包括：源极，设置在所述衬底中<br>《直接公开》 | [0084] ... a first transistor 110 comprising a first gate 90a and first source/drain regions 40a may be formed on the first fin subregion 20a, and a second transistor 120 comprising a second gate 90b and second source/drain regions 40b may be formed on the second fin subregion 20b.<br>[0110] Each of source/drain regions 40a, 40b may be disposed in a corresponding one of the subfin regions 20a, 20b ... | 对比文件公开了在fin子区域（例如20a，20b）上形成的晶体管（110，120），这些晶体管包括源极/漏极区域（40a，40b）。其中“源极/漏极区域”包含了“源极”，且这些区域设置在由衬底（或衬底上的外延层）形成的fin区域中。因此，技术特征B“源极设置在衬底中”被直接公开。 |
| 技术特征C：漏极，设置在所述衬底中<br>《直接公开》 | [0084] ... a first transistor 110 comprising a first gate 90a and first source/drain regions 40a may be formed on the first fin subregion 20a, and a second transistor 120 comprising a second gate 90b and second source/drain regions 40b may be formed on the second fin subregion 20b.<br>[0110] Each of source/drain regions 40a, 40b may be disposed in a corresponding one of the subfin regions 20a, 20b ... | 同上，对比文件公开的“源极/漏极区域”包含了“漏极”，且这些区域设置在由衬底（或衬底上的外延层）形成的fin区域中。因此，技术特征C“漏极设置在衬底中”被直接公开。 |
| 技术特征D：以及有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间<br>《直接公开》 | [0094] The first gate 90a may extend in the second direction Y and may cross over one or more of the first fin subregions 20a ...<br>[0095] The second gate 90b may extend in the second direction Y and may cross over one or more of the second fin subregions 20b ...<br>[0110] Each of source/drain regions 40a, 40b may be disposed in a corresponding one of the subfin regions 20a, 20b on either side of the corresponding one of the gates 90a, 90b. | 对比文件公开了第一栅极90a与第一源极/漏极区域40a关联，第二栅极90b与第二源极/漏极区域40b关联。栅极（90a，90b）形成在源极区域和漏极区域之间，用于控制其间的沟道。任何栅极结构都必然具有宽度。因此，技术特征D“具有有源栅极宽度并且形成在源极与漏极之间”被直接公开。 |
| 技术特征E：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度<br>《未被公开》 | [0087] The second isolation insulating layer 60 may be disposed between the first fin subregion 20a and the second fin subregion 20b (e.g., in the third fin subregion 20c) to separate the first fin subregion 20a from the second fin subregion 20b and to isolate the first source/drain region 40a from the second source/drain region 40b in the first direction X.<br>[0098] In some embodiments, the third gate 90c may be a normal gate, a dummy gate (i.e., a gate that is not used for operation of a transistor), or an interconnection for transmitting a signal. | 对比文件公开了隔离结构（第二隔离绝缘层60）邻近晶体管设置，并包括隔离绝缘岛（对应扩散中断），以及覆盖其上的第三栅极90c（可被用作伪栅极）。然而，对比文件完全没有提及或暗示“源极和漏极中的邻近扩散中断的一个的深度大于不邻近扩散中断的一个的深度”这一特定技术特征。该特征涉及因扩散中断邻近效应导致的源/漏注入深度差异，是对目标专利特定技术问题（外延生长不均匀导致注入深度不同）的解决方案。对比文件中不存在关于源极/漏极区域深度差异的描述。 |
| 技术特征F：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。<br>《直接公开》 | [0096] The width(s) of the third gate(s) 90c may be substantially equal to or smaller than the width(s) of the first and second gates 90a, 90b.<br>[0098] In some embodiments, the third gate 90c may be a normal gate, a dummy gate (i.e., a gate that is not used for operation of a transistor), or an interconnection for transmitting a signal.<br>[0175] ... the third gate 90c may be used as a dummy gate that is not used for operation of a transistor. | 对比文件明确公开了第三栅极90c的宽度可以等于或小于第一栅极90a和第二栅极90b的宽度（[0096]），并且明确指出该第三栅极可以被用作伪栅极（dummy gate）（[0098], [0175]）。第三栅极90c形成在第二隔离绝缘层60上方（参见[0089]，第三栅极覆盖第二隔离绝缘层的顶面和侧壁），并且邻近第一、第二栅极（有源栅极）设置（参见附图布局）。因此，“伪栅极宽度小于有源栅极宽度”这一核心关系被直接公开。虽然对比文件未使用“栅极宽度余裕”这一术语，但“宽度小于”已直接公开了宽度差异的存在。 |
| 技术特征G：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方<br>《未被公开》 | [0119] Gaps between adjacent gate spacers 34 may be filled with one or more silicide layer, interlayer insulating layers 44 and/or protection patterns 46. For example, a silicide layer 42 may be formed on each of the source/drain regions 40a, 40b, an interlayer insulating layer 44 may be formed on each silicide layer 42 ... | 对比文件虽然公开了在源极/漏极区域（40a,40b）上形成硅化物层42和层间绝缘层44，但并未明确描述或图示用于电性访问源极/漏极区域的“源极接触件”和“漏极接触件”结构及其相对于有源栅极的特定位置关系（邻近有源栅极设置）。本领域技术人员无法毫无疑义地确定对比文件中必然存在权利要求所限定的这种接触件布局。 |
| 技术特征H：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。<br>《未被公开》 | （同上） | 对比文件既未公开如技术特征G/H所限定的具体接触件结构，更未公开接触件设置在有源栅极与伪栅极之间，以及与两者之间特定的距离关系（第一距离、第二距离）和该距离差等于栅极宽度余裕一半的数学关系。这些是目标专利中为特定技术效果（保持节距、增加隔离）而设计的非常具体的布局参数，在对比文件中没有任何记载或暗示。 |
| 技术特征I：其中所述有源栅极宽度为十五(15)纳米(nm)<br>《未被公开》 | 无相关内容。 | 对比文件完全没有提及任何具体的有源栅极宽度数值。 |
| 技术特征J：其中所述伪栅极宽度为十三(13)nm<br>《未被公开》 | 无相关内容。 | 对比文件完全没有提及任何具体的伪栅极宽度数值。 |
| 技术特征K：以及其中所述隔离余裕为一(1)nm。<br>《未被公开》 | 无相关内容。 | 对比文件完全没有提及任何与“隔离余裕”相关的数值。 |
| 技术特征L：其中所述有源栅极宽度为十八(18)纳米(nm)<br>《未被公开》 | 无相关内容。 | 对比文件完全没有提及任何具体的有源栅极宽度数值。 |
| 技术特征M：其中所述伪栅极宽度为十四(14)nm<br>《未被公开》 | 无相关内容。 | 对比文件完全没有提及任何具体的伪栅极宽度数值。 |
| 技术特征N：以及其中所述隔离余裕为两(2)nm。<br>《未被公开》 | 无相关内容。 | 对比文件完全没有提及任何与“隔离余裕”相关的数值。 |
| 技术特征O：其中所述栅极宽度余裕为至少两(2)纳米(nm)。<br>《未被公开》 | [0096] The width(s) of the third gate(s) 90c may be substantially equal to or smaller than the width(s) of the first and second gates 90a, 90b. | 对比文件公开了伪栅极宽度小于或等于有源栅极宽度，即存在宽度差的可能性，但并未限定该宽度差的具体数值或下限为“至少两(2)纳米”。公开宽度关系不等于公开具体的数值范围。 |
| 技术特征P：其中所述有源栅极宽度为十五(15)nm<br>《未被公开》 | 无相关内容。 | 同技术特征I，对比文件完全没有提及任何具体的有源栅极宽度数值。 |
| 技术特征Q：以及其中所述伪栅极宽度为十三(13)nm。<br>《未被公开》 | 无相关内容。 | 同技术特征J，对比文件完全没有提及任何具体的伪栅极宽度数值。 |
| 技术特征R：其中所述有源栅极宽度为十七(17)nm<br>《未被公开》 | 无相关内容。 | 对比文件完全没有提及任何具体的有源栅极宽度数值。 |
| 技术特征S：以及其中所述伪栅极宽度为十四(14)nm。<br>《未被公开》 | 无相关内容。 | 对比文件完全没有提及任何具体的伪栅极宽度数值。 |
| 技术特征T：其中所述栅极宽度余裕至少为四(4)纳米(nm)<br>《未被公开》 | [0096] The width(s) of the third gate(s) 90c may be substantially equal to or smaller than the width(s) of the first and second gates 90a, 90b. | 同技术特征O，对比文件公开了宽度关系，但未限定具体的数值“至少四(4)纳米”。 |
| 技术特征U：以及其中所述有源栅极宽度为十八(18)nm。<br>《未被公开》 | 无相关内容。 | 同技术特征L，对比文件完全没有提及任何具体的有源栅极宽度数值。 |
| 技术特征V：被集成到集成电路(IC)中。<br>《直接公开》 | [0073] ... devices and methods of forming devices according to various embodiments described herein may be embodied in microelectronic devices such as integrated circuits, wherein a plurality of devices according to various embodiments described herein are integrated in the same microelectronic device. | 对比文件明确公开了根据其实施例的半导体器件可以被实施在诸如集成电路等微电子器件中。因此，技术特征V被直接公开。 |
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