**对比文件名称**：发明申请_US20160111524A1 SEMICONDUCTOR DEVICES INCLUDING A GATE CORE AND A FIN ACTIVE CORE AND METHODS OF FABRICATING THE SAME
**目标专利名称**：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
**本次调用的模型名称**：深度专利特征比对分析模型
## 特征比对表格 ##
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **A. 包括：衬底，包括具有顶表面的本体** <直接公开> | 图2A-2C及对应描述：“...the semiconductor device...may include an isolation region 110 formed in a substrate 100...” (参见[0065]段) | 对比文件明确公开了半导体器件包括衬底（substrate 100）。衬底必然具有本体和顶表面，这是半导体器件的基本组成部分。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| **B. FET器件，包括：源极，设置在所述衬底中** <直接公开> | “The semiconductor device may further include source/drain regions 135...The source/drain regions 135 are adjacent the fin gate patterns 40 and 50 in the fin active region 130.” (参见[0073]段) 图2A-2C示出了源极/漏极区域135。 | 对比文件公开了FinFET器件，并明确其包含源极/漏极区域（source/drain regions 135）。该区域形成在由衬底（substrate 100）定义的鳍有源区域（fin active region 130）中，即“设置在衬底中”。源极和漏极是FET器件的固有组成部分，根据电路连接可以指定其一为源极。因此，该技术特征被直接公开。 |
| **C. 漏极，设置在所述衬底中** <直接公开> | 同上，引用[0073]段及图2A-2C。 | 如特征B所述，对比文件公开的“source/drain regions 135”包含了漏极。该区域形成在鳍有源区域（衬底的一部分）中。因此，该技术特征被直接公开。 |
| **D. 有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间** <直接公开> | “...a first fin gate pattern 40, a second fin gate pattern 50...” (参见[0070]段)；“The source/drain regions 135 are adjacent the fin gate patterns 40 and 50...” (参见[0073]段)。图1、2A-2C显示了栅极图案与源/漏区域的相对位置。 | 对比文件公开了鳍栅极图案（fin gate patterns 40, 50），其作用是在源极/漏极区域之间控制沟道，即作为有源栅极。栅极图案必然具有物理宽度。图1的布局图和2A-2C的截面图清楚显示了栅极图案（40，50）横跨鳍有源区域（130），并且源/漏区域（135）位于栅极图案两侧。因此，本领域技术人员能够直接且毫无疑义地得出“具有宽度的有源栅极形成在源极与漏极之间”这一技术特征。 |
| **E. 隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度** <未公开> | 对比文件描述了隔离区域（isolation region 110）和通过切割工艺形成的结构（如fin active core 130C），其可用于实现单扩散中断（SDB）：“...a single diffusion break (SDB) structure can be implemented using a fin active cutting method.” (参见[0129]段)。图2C显示了fin active core 130C邻近第二鳍栅极图案50。 | 对比文件公开了隔离结构（如隔离区域110及其中形成的绝缘核心）可以邻近FET器件设置。其也隐含了可能形成“扩散中断”（如SDB）的结构。**然而，对比文件完全没有提及或暗示“源极/漏极深度因其是否邻近扩散中断而不同”这一关键限定。** 目标专利中该特征是为了解决因邻近隔离结构导致外延生长不均匀，进而引起注入深度差异和性能下降的特定技术问题。在对比文件中，源极/漏极区域135是通过外延生长形成的（[0097]段），但并未描述其深度会因与隔离结构或切割核心的邻近关系而产生系统性差异。因此，该技术特征未被公开。 |
| **F. 伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。** <未公开> | “The field gate lines 10, 20, and 30 may include cut field gate lines 10 and 20 and a dummy field gate line 30.” (参见[0056]段)；“...cut field gate patterns 10 and 20, and a dummy field gate pattern 30, which are formed on the isolation region 110...” (参见[0069]段)。图2A-2C示出了这些图案。 | 对比文件公开了位于隔离区域110上的“cut field gate patterns”和“dummy field gate pattern”。这些图案在某些区域被绝缘核心（如10C, 20C）取代。然而，**这些图案并非目标专利所定义的、覆盖在扩散中断上方的“伪栅极”**。目标专利的伪栅极（242）是与有源栅极（232）相邻、覆盖SDB（228）的导电/非导电结构，其核心创新在于其宽度（W6）明确小于有源栅极宽度（W7），形成“非对称布局”以解决特定问题。对比文件中的“dummy field gate pattern 30”是连续完整的栅极线（未被切割），而“cut field gate patterns”10,20在切割区域被绝缘核心填充，它们与有源栅极（fin gate patterns）的宽度关系未被描述，更未公开“伪栅极宽度小于有源栅极宽度”这一限定关系。因此，该技术特征未被公开。 |
| **G. 进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方** <隐含公开> | “The semiconductor device may further include a contact pattern 140 that connects to the source/drain region 135...” (参见[0076]段)。图2A-2C显示了接触图案140位于源极/漏极区域135上方。 | 对比文件明确公开了接触图案（contact pattern 140）形成在源极/漏极区域135上，用于电性连接，这对应于“源极接触件”的功能。接触图案140自然位于源极/漏极区域上方，且从图2A-2C的布局可知，其必然设置在栅极图案（有源栅极）的附近，以实现电路功能。因此，本领域技术人员能够从对比文件公开的接触结构和器件布局中，合理推断出“源极接触件邻近有源栅极设置在源极上方”这一技术特征。 |
| **H. 以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。** <未公开> | 接触图案140的描述同上（[0076]段）。未提及接触件相对于有源栅极和伪栅极的特定位置关系，以及距离差与栅极宽度余裕的数学关系。 | 对比文件公开了接触图案140，其可用于源极或漏极连接。**然而，对比文件完全没有公开目标专利权利要求中如此具体且结构化的布局关系**：1）未公开“伪栅极”（如特征F所述）；2）未公开接触件“设置在有源栅极与伪栅极之间”；3）更未公开接触件与两者之间距离存在特定差值（隔离余裕），且该差值被定义为“栅极宽度余裕的一半”。这些限定是目标专利为解决其特定技术问题（如保持节距、增加隔离）而设计的精确布局方案。对比文件中不存在这样的教导或暗示。 |
| **I. 其中所述有源栅极宽度为十五(15)纳米(nm)** <未公开> | 未提及具体尺寸数值。 | 对比文件未公开任何具体的有源栅极宽度数值。该具体尺寸限定未被公开。 |
| **J. 其中所述伪栅极宽度为十三(13)nm** <未公开> | 未提及具体尺寸数值。 | 对比文件未公开任何具体的伪栅极宽度数值，且如特征F所述，未公开符合目标专利定义的“伪栅极”。该具体尺寸限定未被公开。 |
| **K. 以及其中所述隔离余裕为一(1)nm。** <未公开> | 未提及具体尺寸或距离关系。 | 对比文件未公开任何与“隔离余裕”相关的具体尺寸数值。该具体尺寸限定未被公开。 |
| **L. 其中所述有源栅极宽度为十八(18)纳米(nm)** <未公开> | 未提及具体尺寸数值。 | 对比文件未公开任何具体的有源栅极宽度数值。该具体尺寸限定未被公开。 |
| **M. 其中所述伪栅极宽度为十四(14)nm** <未公开> | 未提及具体尺寸数值。 | 对比文件未公开任何具体的伪栅极宽度数值。该具体尺寸限定未被公开。 |
| **N. 以及其中所述隔离余裕为两(2)nm。** <未公开> | 未提及具体尺寸或距离关系。 | 对比文件未公开任何与“隔离余裕”相关的具体尺寸数值。该具体尺寸限定未被公开。 |
| **O. 其中所述栅极宽度余裕为至少两(2)纳米(nm)。** <未公开> | 未提及栅极宽度之间的差值。 | 对比文件未公开有源栅极与伪栅极的宽度，更未公开两者之间存在“栅极宽度余裕”以及该余裕的具体数值范围。该技术特征未被公开。 |
| **P. 其中所述有源栅极宽度为十五(15)nm** <未公开> | 未提及具体尺寸数值。 | 同特征I，该具体尺寸限定未被公开。 |
| **Q. 以及其中所述伪栅极宽度为十三(13)nm。** <未公开> | 未提及具体尺寸数值。 | 同特征J，该具体尺寸限定未被公开。 |
| **R. 其中所述有源栅极宽度为十七(17)nm** <未公开> | 未提及具体尺寸数值。 | 对比文件未公开任何具体的有源栅极宽度数值。该具体尺寸限定未被公开。 |
| **S. 以及其中所述伪栅极宽度为十四(14)nm。** <未公开> | 未提及具体尺寸数值。 | 对比文件未公开任何具体的伪栅极宽度数值。该具体尺寸限定未被公开。 |
| **T. 其中所述栅极宽度余裕至少为四(4)纳米(nm)** <未公开> | 未提及栅极宽度之间的差值。 | 同特征O，对比文件未公开“栅极宽度余裕”及其具体数值范围。该技术特征未被公开。 |
| **U. 以及其中所述有源栅极宽度为十八(18)nm。** <未公开> | 未提及具体尺寸数值。 | 同特征L，该具体尺寸限定未被公开。 |
| **V. 被集成到集成电路(IC)中。** <直接公开> | “The semiconductor device...can be provided or integrated into any processor-based device.” (目标专利[0050]段)；“The microprocessor unit 2320 or the function unit 2340 may include a semiconductor device in accordance with some embodiments of the inventive concept.” (对比文件[0127]段) 图15B-15C展示了包含所述半导体器件的电子系统。 | 对比文件明确其公开的半导体器件可以包含在微处理器单元、功能单元等中，并展示了集成到电子系统（即集成电路应用）的实施例。本领域技术人员能够毫无疑义地理解该半导体器件可被集成到集成电路中。因此，该技术特征被直接公开。 |
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