对比文件名称：发明授权_US09324866B2 Structure and method for transistor with line end extension
目标专利名称：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
模型名称：DeepSeek
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：衬底，包括具有顶表面的本体<br>**《直接公开》** | 第[0011]段：“The semiconductor structure 50 includes a semiconductor substrate 52.” 第[0018]段：“Various doped features are disposed in the semiconductor substrate 52...” | 对比文件明确公开了半导体结构包括半导体衬底（substrate）。本领域技术人员公知，衬底必然包括具有顶表面的本体结构。因此，该技术特征被对比文件直接公开。 |
| **技术特征B**：FET器件，包括：源极，设置在所述衬底中<br>**《直接公开》** | 第[0023]段：“The semiconductor structure 50 further includes source and drain features 74 formed in the active regions 54 (e.g., 54a and 54b)...” | 对比文件明确公开了在活性区（active regions）中形成的源极/漏极特征（source and drain features）。源极作为FET器件的一部分，其设置在衬底（具体在活性区内）的技术方案已被直接公开。 |
| **技术特征C**：漏极，设置在所述衬底中<br>**《直接公开》** | 第[0023]段：“The semiconductor structure 50 further includes source and drain features 74 formed in the active regions 54 (e.g., 54a and 54b)...” | 与特征B同理，对比文件公开的源极/漏极特征（source and drain features）包括漏极。该漏极同样形成在衬底的活性区内。因此，该技术特征被直接公开。 |
| **技术特征D**：有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间<br>**《直接公开》** | 第[0014]段：“...the semiconductor structure 50 includes a first gate stack 56 disposed on the first plurality of fin-like active regions 54a and a second gate stack 58 disposed on the second plurality of fin-like active regions 54b. The first gate stack 56 and the second gate stack 58 are configured to form respective field effect transistors...” | 对比文件公开了设置在活性区上、用于形成场效应晶体管的功能栅极堆叠（functional gate stack，如56和58）。这些功能栅极堆叠即对应于目标专利中的“有源栅极”。它们在结构上必然位于源极和漏极之间，并具有宽度（如第[0016]段讨论了栅极宽度“X”）。因此，该技术特征被直接公开。 |
| **技术特征E**：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度<br>**《隐含公开》** | 第[0012]段：“Various isolation features, such as shallow trench isolation (STI) features, are formed on the semiconductor substrate 52...” 第[0014]段：“...a dummy gate stack 60 disposed on the STI feature and extended to be partially over the active regions 54.” 第[0019]段：“The semiconductor structure 50 includes one or more epitaxy grown semiconductor features (epi features) 72 for strained effect... The epi features are extended to the dummy gate stack 60 but are spaced away from the isolation feature 68, due the offset of the dummy gate 60 to the isolation feature 68.” 第[0021]段：“During the etching process to form the recesses, the recesses is offset from the isolation feature 68 by the dummy gate 60 such that the sidewalls of the isolation feature 68 are exposed...” | **隔离结构与扩散中断**：对比文件明确公开了隔离特征（如STI特征68）以及设置在其上的伪栅极堆叠60，共同构成隔离结构。此STI特征即对应于目标专利中的“扩散中断”。<br>**邻近设置**：伪栅极60覆盖活性区端部（第[0014]段），意味着STI特征68邻近活性区设置。由于源极/漏极特征74形成在活性区54中（第[0023]段），因此STI特征68也邻近源极和漏极中的一个（具体取决于电路布局，例如图3中STI特征68位于两个功能栅极56、58之间，因此邻近两侧FET的源极或漏极）。<br>**深度差异**：对比文件的核心目的之一是解决外延生长缺陷（facet defects）问题。其手段是利用伪栅极60的偏移，使蚀刻形成的凹槽（用于外延生长）不暴露STI特征68的侧壁，从而确保外延生长仅在半导体材料表面进行（第[0021]段）。本领域技术人员可以合理推断，邻近STI特征的活性区端部，由于受到STI材料与半导体材料界面失配的影响，其外延生长条件与远离STI的活性区中部不同。这种生长环境的差异，完全可能导致最终形成的源极/漏极外延区域的高度（或顶表面形状）不同，进而影响后续离子注入的深度，使得邻近STI的源极/漏极注入深度与不邻近STI的不同。虽然对比文件未明确描述深度差异，但基于其揭示的邻近STI会导致外延生长环境差异这一原理，本领域技术人员能够推理出存在深度差异的可能性。因此，该技术特征被对比文件隐含公开。 |
| **技术特征F**：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。<br>**《未公开》** | 第[0016]段：“In another embodiment, the dummy gate stack 60 has a different width than that of functional gate stack, such as the functional gate stack 56 or 58.” | 对比文件仅提及伪栅极堆叠60的宽度可能与功能栅极堆叠（即有源栅极）的宽度不同（different）。然而，“不同（different）”是一个宽泛的概念，包括伪栅极宽度大于、小于或等于有源栅极宽度等多种情况。目标专利明确限定“伪栅极宽度小于有源栅极宽度”，并定义了“栅极宽度余裕”。对比文件并未教导或暗示这种特定的非对称关系（伪栅极更窄）。实际上，对比文件图2及第[0016]段描述的伪栅极覆盖活性区端部的设计，其目的（防止凹槽蚀刻暴露STI）更倾向于要求伪栅极具有足够的宽度（或至少是特定的覆盖尺寸ZL、ZR），而非必然使其窄于功能栅极。因此，本领域技术人员无法从对比文件中毫无疑义地得出或必然推理出“伪栅极宽度小于有源栅极宽度”的技术方案。该技术特征未被公开。 |
| **技术特征G**：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方<br>**《未公开》** | （无对应内容） | 对比文件全文未提及或示出“源极接触件（source contact）”这一元件及其具体设置位置（邻近有源栅极、在源极上方）。该技术特征未被公开。 |
| **技术特征H**：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。<br>**《未公开》** | （无对应内容） | 对比文件未提及“漏极接触件（drain contact）”，更未公开接触件位于有源栅极与伪栅极之间、以及与两者具有特定距离关系的布局。该距离关系（隔离余裕）及其与栅极宽度余裕的数学关系（一半）是目标专利的特定设计。对比文件完全没有涉及这些内容。该技术特征未被公开。 |
| **技术特征I**：其中所述有源栅极宽度为十五(15)纳米(nm)<br>**《未公开》** | （无对应内容） | 对比文件未给出任何有源栅极（功能栅极）宽度的具体数值。该技术特征未被公开。 |
| **技术特征J**：其中所述伪栅极宽度为十三(13)nm<br>**《未公开》** | （无对应内容） | 对比文件未给出任何伪栅极宽度的具体数值。该技术特征未被公开。 |
| **技术特征K**：以及其中所述隔离余裕为一(1)nm。<br>**《未公开》** | （无对应内容） | 对比文件未公开“隔离余裕”的概念，更未给出其具体数值。该技术特征未被公开。 |
| **技术特征L**：其中所述有源栅极宽度为十八(18)纳米(nm)<br>**《未公开》** | （无对应内容） | 同特征I，对比文件未公开具体数值。该技术特征未被公开。 |
| **技术特征M**：其中所述伪栅极宽度为十四(14)nm<br>**《未公开》** | （无对应内容） | 同特征J，对比文件未公开具体数值。该技术特征未被公开。 |
| **技术特征N**：以及其中所述隔离余裕为两(2)nm。<br>**《未公开》** | （无对应内容） | 同特征K，对比文件未公开具体数值。该技术特征未被公开。 |
| **技术特征O**：其中所述栅极宽度余裕为至少两(2)纳米(nm)。<br>**《未公开》** | （无对应内容） | “栅极宽度余裕”是目标专利中定义的、伪栅极宽度小于有源栅极宽度的差值。由于对比文件未公开“伪栅极宽度小于有源栅极宽度”这一前提（特征F），因此也不可能公开该差值的具体范围（至少2nm）。该技术特征未被公开。 |
| **技术特征P**：其中所述有源栅极宽度为十五(15)nm<br>**《未公开》** | （无对应内容） | 同特征I，对比文件未公开具体数值。该技术特征未被公开。 |
| **技术特征Q**：以及其中所述伪栅极宽度为十三(13)nm。<br>**《未公开》** | （无对应内容） | 同特征J，对比文件未公开具体数值。该技术特征未被公开。 |
| **技术特征R**：其中所述有源栅极宽度为十七(17)nm<br>**《未公开》** | （无对应内容） | 同特征I，对比文件未公开具体数值。该技术特征未被公开。 |
| **技术特征S**：以及其中所述伪栅极宽度为十四(14)nm。<br>**《未公开》** | （无对应内容） | 同特征J，对比文件未公开具体数值。该技术特征未被公开。 |
| **技术特征T**：其中所述栅极宽度余裕至少为四(4)纳米(nm)<br>**《未公开》** | （无对应内容） | 同特征O，对比文件未公开“栅极宽度余裕”的概念及数值。该技术特征未被公开。 |
| **技术特征U**：以及其中所述有源栅极宽度为十八(18)nm。<br>**《未公开》** | （无对应内容） | 同特征I，对比文件未公开具体数值。该技术特征未被公开。 |
| **技术特征V**：被集成到集成电路(IC)中。<br>**《直接公开》** | 第[0011]段：“In one embodiment, the semiconductor structure 50 is a portion of a semiconductor wafer, or particularly a portion of a semiconductor dice (or a chip).” | 对比文件明确指出所描述的半导体结构是半导体晶圆或芯片的一部分。芯片即是集成电路（IC）的载体。因此，该技术特征被直接公开。 |
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