对比文件名称：发明申请_US20090250733A1 PIXEL SENSOR WITH REDUCED IMAGE LAG
目标专利名称：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
模型名称：DeepSeek-R1
## 特征比对表格 ##
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：包括：衬底，包括具有顶表面的本体** <br> **《直接公开》** | [0051] “includes a semiconductor substrate 8”；[0055] “a top surface of the semiconductor substrate 8” | 对比文件明确公开了半导体衬底8及其顶表面，例如在描述表面钉扎层34时提及了衬底8的顶表面。本领域技术人员能够毫无疑义地得出该技术特征。 |
| **B：FET器件，包括：源极，设置在所述衬底中** <br> **《直接公开》** | [0064] “The second conductivity type charge collection well 30 functions as a source of the transfer transistor.”；[0064] “The second conductivity type charge collection well 30 is formed directly underneath the surface pinning layer 34” | 对比文件明确将第二导电类型电荷收集阱30描述为传输晶体管的源极，并且该阱形成在半导体衬底8中（位于表面钉扎层34下方）。该结构在对比文件技术方案中作为电荷转移的源头，其作用为目标专利中FET器件的源极。 |
| **C：漏极，设置在所述衬底中** <br> **《直接公开》** | [0064] “a floating drain 40”；[0066] “The floating drain 40 has a second conductivity type doping” | 对比文件明确公开了形成在衬底8中的浮动漏极40。该结构在对比文件技术方案中用于收集和存储从源极（电荷收集阱）转移来的电荷，其作用为目标专利中FET器件的漏极。 |
| **D：以及有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间** <br> **《直接公开》** | [0057] “The gate electrode 52”；[0064] 描述了电荷收集阱30（源极）和浮动漏极40分别位于栅电极52的两侧。 | 对比文件公开了栅电极52，其位于作为源极的电荷收集阱30和作为漏极的浮动漏极40之间，并控制电荷在两者之间的转移。该栅电极在对比文件中即为有源栅极，其宽度隐含在[0057]对其尺寸的描述中（长度约50nm至1000nm）。本领域技术人员能够毫无疑义地得出该技术特征。 |
| **E：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度** <br> **《隐含公开》** | **扩散中断**：[0054] “The shallow trench isolation structure 20”；该结构邻近像素单元（包含FET器件）。<br> **深度关系**：[0073] “The first end has a first depth d1 and the second end has a second depth d2, in which the first depth d1 is greater than the second depth d2.”；结合[0064]“the second conductivity type charge collection well 30”和[0066]“the floating drain 40”，d1对应电荷收集阱30（源极）的深度，d2对应浮动漏极40（漏极）的深度。 | 1. **扩散中断**：对比文件公开了浅沟槽隔离结构20，其用于隔离像素单元。虽然其名称和具体材料可能不同，但作为在衬底中形成的隔离结构，其作用与目标专利中的“扩散中断”（如SDB）在物理隔离功能上实质相同。本领域技术人员能够识别其为一种隔离/扩散中断结构。<br>2. **深度关系**：对比文件[0073]明确指出了由于复合拉应力的不对称性，导致从栅介质下方向电荷收集阱30（源极）和浮动漏极40（漏极）延伸时，源极端的深度d1大于漏极端的深度d2。结合上下文，电荷收集阱30更靠近浅沟槽隔离结构20（见[0071]），而浮动漏极40则较远。因此，对比文件隐含公开了“邻近扩散中断（浅沟槽隔离结构20）的源极的深度大于不邻近扩散中断的漏极的深度”这一结构关系。尽管深度差异的物理成因（应力导致 vs. 外延生长不均匀导致）与目标专利不同，但结构特征本身已被公开。 |
| **F：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。** <br> **《未公开》** | 对比文件中未提及与有源栅极（栅电极52）并列设置、且功能为隔离的“伪栅极”。唯一的栅结构是作为传输晶体管一部分的栅电极52。浅沟槽隔离结构20是介电填充的沟槽，并非覆盖其上的栅极结构。 | 目标专利的“伪栅极”是覆盖在扩散中断（如SDB）上方的导电栅极结构，与有源栅极并列，其核心特征之一是宽度小于有源栅极。对比文件的技术方案中不存在这样的结构。浅沟槽隔离结构20是纯粹的介电隔离物，上方没有形成栅极。因此，该技术特征既未被直接公开，也无法从对比文件内容中合理推断出来。 |
| **G：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方** <br> **《未公开》** | 对比文件中未明确描述在电荷收集阱30（源极）上方设置独立的“源极接触件”。图5-9所示的金属半导体合金部分70、72分别形成在浮动漏极40和栅电极52上。 | 目标专利的源极接触件是用于电性访问源极的独立结构。对比文件中的电荷收集阱30（源极）可能通过其他未图示的互连结构访问，但文件中并未公开一个类似于漏极接触件（合金部分70）那样明确设置在源极上方的接触结构。因此，该特征未被公开。 |
| **H：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。** <br> **《未公开》** | **漏极接触件**：[0075] “a drain side metal semiconductor alloy portion 70”；该合金部分形成在浮动漏极40上，可视为漏极接触件。<br> **位置关系**：该合金部分70邻近栅电极52设置。但对比文件不存在“伪栅极”，因此“设置在所述有源栅极与所述伪栅极之间”、“与所述伪栅极隔开第二距离”以及基于两者宽度差计算的“隔离余裕”均无从谈起。 | 对比文件仅公开了在漏极（浮动漏极40）上形成金属半导体合金部分70作为接触。然而，由于根本不存在“伪栅极”这一必要构件，目标专利权利要求中限定的关于接触件相对于有源栅极和伪栅极的特定位置关系（处于两者之间且有特定距离差）以及该距离差与栅极宽度余裕的数学关系（一半），在对比文件中完全没有基础，也无法隐含得出。 |
| **I：其中所述有源栅极宽度为十五(15)纳米(nm)** <br> **《未公开》** | 对比文件未给出栅电极52宽度的具体数值。 | 对比文件[0057]仅提及栅电极长度（即宽度）的范围（约50nm至1000nm），并未公开“15nm”这一具体数值。该具体尺寸未被公开。 |
| **J：其中所述伪栅极宽度为十三(13)nm** <br> **《未公开》** | 对比文件未公开“伪栅极”，更无其宽度数值。 | 该特征依赖于未公开的“伪栅极”结构，其具体宽度数值自然也未被公开。 |
| **K：以及其中所述隔离余裕为一(1)nm。** <br> **《未公开》** | 对比文件未公开基于有源栅极和伪栅极宽度差计算的“隔离余裕”概念及具体数值。 | 该特征依赖于未公开的“伪栅极”以及未公开的接触件与双栅极的特定位置关系，具体数值“1nm”未被公开。 |
| **L：其中所述有源栅极宽度为十八(18)纳米(nm)** <br> **《未公开》** | 同特征I。 | 具体数值“18nm”未被公开。 |
| **M：其中所述伪栅极宽度为十四(14)nm** <br> **《未公开》** | 同特征J。 | 具体数值“14nm”未被公开。 |
| **N：以及其中所述隔离余裕为两(2)nm。** <br> **《未公开》** | 同特征K。 | 具体数值“2nm”未被公开。 |
| **O：其中所述栅极宽度余裕为至少两(2)纳米(nm)。** <br> **《未公开》** | 对比文件未公开有源栅极与伪栅极的宽度差异概念。 | 该特征定义了有源栅极与伪栅极宽度之差的阈值。由于对比文件未公开“伪栅极”，因此“栅极宽度余裕”这一概念本身不存在于对比文件中，更不用说“至少2nm”的具体限定。 |
| **P：其中所述有源栅极宽度为十五(15)nm** <br> **《未公开》** | 同特征I。 | 具体数值“15nm”未被公开。 |
| **Q：以及其中所述伪栅极宽度为十三(13)nm。** <br> **《未公开》** | 同特征J。 | 具体数值“13nm”未被公开。 |
| **R：其中所述有源栅极宽度为十七(17)nm** <br> **《未公开》** | 同特征I。 | 具体数值“17nm”未被公开。 |
| **S：以及其中所述伪栅极宽度为十四(14)nm。** <br> **《未公开》** | 同特征J。 | 具体数值“14nm”未被公开。 |
| **T：其中所述栅极宽度余裕至少为四(4)纳米(nm)** <br> **《未公开》** | 同特征O。 | 具体阈值“至少4nm”未被公开。 |
| **U：以及其中所述有源栅极宽度为十八(18)nm。** <br> **《未公开》** | 同特征L。 | 具体数值“18nm”未被公开。 |
| **V：被集成到集成电路(IC)中。** <br> **《直接公开》** | [0002] “Digital cameras and optical imaging devices employ an image sensor.”；[0003] “CMOS image sensors”；[0096] “design flow 900 used for example, in semiconductor design and manufacturing of semiconductor devices” | 对比文件明确其涉及CMOS图像传感器，这是一种典型的集成电路。整个说明书都在描述制造集成电路（图像传感器芯片）中的像素传感器结构。本领域技术人员能够毫无疑义地得出该半导体结构被集成在IC中。 |
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