对比文件名称：发明授权_CN103107195B 半导体器件的应变结构
目标专利名称：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
模型名称：GPT-4
根据对目标专利说明书和权利要求，以及对比文件说明书的详细分析，现创建特征比对表格如下：
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：包括：衬底，包括具有顶表面的本体** <br> 《直接公开》 | [0032] 如图2所示，提供具有主表面20s的衬底20。在一个实施例中，衬底20包括晶体硅衬底(例如，晶圆)。 | 对比文件明确公开了半导体器件包括衬底20，并且该衬底具有主表面20s（相当于顶表面）。这是半导体器件的常规基础结构，技术特征被直接公开。 |
| **技术特征B：FET器件，包括：源极，设置在所述衬底中** <br> 《隐含公开》 | [0043] 部分鳍片结构202(除在其上形成的栅极堆叠件210和间隔件218)凹进，从而在衬底20的主表面20s以下形成源极和漏极(S/D)腔222。 | 对比文件提及了用于形成源极和漏极的腔222，该腔位于衬底20的主表面以下。这意味着源极和漏极将形成在衬底中的这些腔内。虽然对比文件未明确示出注入后的源极结构，但本领域技术人员能够毫无疑义地理解，在S/D腔中通过外延生长和/或掺杂工艺会形成源极和漏极区域。因此，技术特征“源极设置在衬底中”被隐含公开。 |
| **技术特征C：漏极，设置在所述衬底中** <br> 《隐含公开》 | [0043] 部分鳍片结构202(除在其上形成的栅极堆叠件210和间隔件218)凹进，从而在衬底20的主表面20s以下形成源极和漏极(S/D)腔222。 | 同上。对比文件提及了用于形成源极和漏极的腔222，该腔位于衬底20的主表面以下。本领域技术人员能够理解，在S/D腔中会形成漏极区域。因此，技术特征“漏极设置在衬底中”被隐含公开。 |
| **技术特征D：以及有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间** <br> 《直接公开》 | [0037] 栅极堆叠件210形成在衬底20的主要表面20s上（即，鳍片结构202的顶面），其中STI 204设置在栅极堆叠件210的一侧。 <br> [0040] 图案化的光刻胶部件的宽度在大约15至45nm的范围内。然后，可以使用干式蚀刻工艺将图案化的光刻胶部件转印到下面的层（即，栅电极层214和栅极介电层212）以形成栅极堆叠件210和伪栅极堆叠件220。 | 对比文件中的“栅极堆叠件210”即对应于目标专利中的“有源栅极”。对比文件公开了该栅极堆叠件形成在衬底上，并且[0040]段提及了通过图案化形成具有特定宽度范围（约15-45nm）的栅极堆叠件，这对应于“具有有源栅极宽度”。根据图3A及上下文，S/D腔222分布在栅极堆叠件210两侧，因此栅极堆叠件210位于后续形成的源极与漏极之间。该技术特征被直接公开。 |
| **技术特征E：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度** <br> 《未公开》 | [0036] 在衬底20中形成隔离区域以界定和电隔离鳍片结构202的各个鳍片。在一个示例中，隔离区域包括浅沟槽隔离件(STI)区域204。 <br> [0043] 每个腔222都分布在栅极堆叠件210和STI204之间，其中腔222包括由STI 204形成的一个侧壁222c，由衬底20形成的一个侧壁222a和由衬底20形成的底面222b。 | 对比文件公开了隔离结构（STI 204）邻近FET器件（栅极堆叠件210）设置在衬底中。STI 204对应于目标专利中的“扩散中断”（如SDB）。对比文件也公开了STI 204邻近源极/漏极腔222设置。**然而，对比文件完全没有提及、也没有任何暗示：邻近STI的源极或漏极的深度与不邻近STI的源极或漏极的深度存在差异。** 目标专利中，此深度差异是由于邻近扩散中断的外延生长不均匀导致的，并是其要解决的核心问题之一。对比文件未公开这一深度关系特征。 |
| **技术特征F：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。** <br> 《未公开》 | [0037] 此外，伪栅极堆叠件220可以选择性地形成在STI 204的上方。 <br> [0040] ...以形成栅极堆叠件210和伪栅极堆叠件220。 | 对比文件公开了“伪栅极堆叠件220”形成在STI 204上方，并且邻近有源栅极（栅极堆叠件210）。这对应于“伪栅极邻近有源栅极形成在扩散中断上方”。**但是，对比文件完全没有提及伪栅极堆叠件220与栅极堆叠件210的宽度关系，更没有公开“伪栅极宽度小于有源栅极宽度”这一非对称布局关系，尤其未公开两者存在一个“栅极宽度余裕”。** 目标专利中，有源栅极宽度大于伪栅极宽度是其核心创新点，用以解决栅极控制不足和漏电流问题。此技术特征未被公开。 |
| **技术特征G：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方** <br> 《未公开》 | 无相关描述。 | 对比文件的说明书和附图中均未提及或示出任何源极接触件。因此，该技术特征未被公开。 |
| **技术特征H：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。** <br> 《未公开》 | 无相关描述。 | 对比文件的说明书和附图中均未提及或示出任何漏极接触件，更未公开接触件位于有源栅极与伪栅极之间，以及与两者距离存在特定差值关系（隔离余裕），且该余裕与栅极宽度余裕存在一半的数学关系。该技术特征未被公开。 |
| **技术特征I：其中所述有源栅极宽度为十五(15)纳米(nm)** <br> 《未公开》 | [0040] 图案化的光刻胶部件的宽度在大约15至45nm的范围内。 | 对比文件仅给出了一个有源栅极（栅极堆叠件）宽度的范围（约15-45nm），并未具体公开“15nm”这一精确数值。因此，该具体数值特征未被公开。 |
| **技术特征J：其中所述伪栅极宽度为十三(13)nm** <br> 《未公开》 | 无相关描述。 | 对比文件未提及伪栅极堆叠件220的具体宽度数值，更未公开“13nm”这一具体数值。因此，该技术特征未被公开。 |
| **技术特征K：以及其中所述隔离余裕为一(1)nm。** <br> 《未公开》 | 无相关描述。 | 如前述，对比文件未公开接触件及其距离关系，因此“隔离余裕为1nm”这一具体数值特征也未被公开。 |
| **技术特征L：其中所述有源栅极宽度为十八(18)纳米(nm)** <br> 《未公开》 | [0040] 图案化的光刻胶部件的宽度在大约15至45nm的范围内。 | 对比文件仅给出了一个有源栅极宽度的范围，并未具体公开“18nm”这一精确数值。因此，该具体数值特征未被公开。 |
| **技术特征M：其中所述伪栅极宽度为十四(14)nm** <br> 《未公开》 | 无相关描述。 | 对比文件未提及伪栅极堆叠件220的具体宽度数值，更未公开“14nm”这一具体数值。因此，该技术特征未被公开。 |
| **技术特征N：以及其中所述隔离余裕为两(2)nm。** <br> 《未公开》 | 无相关描述。 | 如前述，对比文件未公开接触件及其距离关系，因此“隔离余裕为2nm”这一具体数值特征也未被公开。 |
| **技术特征O：其中所述栅极宽度余裕为至少两(2)纳米(nm)。** <br> 《未公开》 | 无相关描述。 | 对比文件未公开有源栅极与伪栅极的宽度存在差异，更未公开两者差值（栅极宽度余裕）至少为2nm。因此，该技术特征未被公开。 |
| **技术特征P：其中所述有源栅极宽度为十五(15)nm** <br> 《未公开》 | [0040] 图案化的光刻胶部件的宽度在大约15至45nm的范围内。 | 同特征I，具体数值“15nm”未被公开。 |
| **技术特征Q：以及其中所述伪栅极宽度为十三(13)nm。** <br> 《未公开》 | 无相关描述。 | 同特征J，具体数值“13nm”未被公开。 |
| **技术特征R：其中所述有源栅极宽度为十七(17)nm** <br> 《未公开》 | [0040] 图案化的光刻胶部件的宽度在大约15至45nm的范围内。 | 对比文件仅给出了一个宽度范围，并未具体公开“17nm”这一精确数值。因此，该具体数值特征未被公开。 |
| **技术特征S：以及其中所述伪栅极宽度为十四(14)nm。** <br> 《未公开》 | 无相关描述。 | 同特征M，具体数值“14nm”未被公开。 |
| **技术特征T：其中所述栅极宽度余裕至少为四(4)纳米(nm)** <br> 《未公开》 | 无相关描述。 | 同特征O，对比文件未公开栅极宽度余裕的概念及具体数值。因此，该技术特征未被公开。 |
| **技术特征U：以及其中所述有源栅极宽度为十八(18)nm。** <br> 《未公开》 | [0040] 图案化的光刻胶部件的宽度在大约15至45nm的范围内。 | 同特征L，具体数值“18nm”未被公开。 |
| **技术特征V：被集成到集成电路(IC)中。** <br> 《隐含公开》 | [0031] 半导体器件200、300可以包括在微处理器、存储器单元和/或其他集成电路(IC)中。 | 对比文件明确提及该半导体器件可以包括在集成电路(IC)中。这意味着本领域技术人员能够理解，所描述的半导体器件可以被集成到IC中。因此，该技术特征被隐含公开。 |
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