对比文件名称：发明申请_US20140264572A1 METHODS OF FORMING SEMICONDUCTOR DEVICES USING HARD MASK LAYERS
目标专利名称：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
模型名称：GPT-4
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：衬底，包括具有顶表面的本体<br>**《直接公开》** | [0031] ... a substrate 101 ... | 对比文件[0031]段明确公开了“衬底101”。对于本领域技术人员而言，衬底必然包括具有顶表面的本体，这是半导体器件的基本结构组成部分。因此，该技术特征被对比文件直接公开。 |
| **技术特征B**：FET器件，包括：源极，设置在所述衬底中<br>**《直接公开》** | [0058] The source/drain 161a may be formed between neighboring active gates 147_1.<br>[0066] ... a first source/drain 161 and a second source/drain 162 are formed in the recesses 125. ... The first source/drain 161 and the second source/drain 162 may be formed by epitaxial growth. | 对比文件[0058]和[0066]段多次提及并描述了源极/漏极（source/drain）161、161a、162、162a的形成。这些源极/漏极形成在鳍（fin）的凹槽（recess）125中，而鳍形成在衬底101上或由衬底101形成（参见[0031]）。因此，源极（即源极/漏极之一）是设置在衬底中的，该技术特征被对比文件直接公开。 |
| **技术特征C**：漏极，设置在所述衬底中<br>**《直接公开》** | [0058] The source/drain 162a may be formed between the dummy gate (e.g., 247_1) and the active gate 147_1.<br>[0066] ... a first source/drain 161 and a second source/drain 162 are formed in the recesses 125. ... The first source/drain 161 and the second source/drain 162 may be formed by epitaxial growth. | 同理，对比文件公开的源极/漏极（source/drain）包括漏极（即源极/漏极之另一个）。如图20、24所示及[0058]、[0066]段描述，源极/漏极162/162a形成在鳍的凹槽中，因此漏极也是设置在衬底中的。该技术特征被对比文件直接公开。 |
| **技术特征D**：以及有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间<br>**《隐含公开》** | [0055] ... a plurality of active gates 147_1 to 147_5 are formed to cross the plurality of fins F1 to F13, F2 to F23, and F3 to F33.<br>[0058] The active gates 147_1 to 147_5 may extend in the second direction Y1. ... The gate insulation layer 145 of the active gate 147_1 may be formed between the fins F1 to F13 and the active gate 147_1. | 对比文件明确公开了“有源栅极（active gates）”147_1至147_5，它们形成在鳍（例如F1）上并跨越鳍（参见图20、21）。在FinFET结构中，有源栅极必然具有一个物理宽度（即有源栅极宽度）。根据FinFET的标准工作原理，源极和漏极区域分别位于栅极两侧的鳍中（如图24所示，源/漏161、162位于栅极147_1两侧），因此有源栅极实质上是形成在源极区域与漏极区域之间的。本领域技术人员阅读对比文件后，能够毫无疑义地理解其有源栅极位于源/漏极之间这一位置关系。因此，技术特征D被对比文件隐含公开。 |
| **技术特征E**：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度<br>**《未被公开》** | [0047] Therefore, the first field insulating layer 111 may include a first region 111a between fins (e.g., F1 and F2) and a second region 111b protruding relative to the fins (e.g., F1 and F2). The width W2 of the second region 111b may be greater than the width W1 of the first region 111a. ... That is to say, the first field insulating layer 111 may be T-shaped. | 对比文件公开了“第一场绝缘层（first field insulating layer）”111，其具有T形结构（第一区域111a和第二区域111b），用于隔离相邻的鳍/器件（例如图20中隔离左侧和中间器件组）。这可以对应于目标专利中的“隔离结构”及其内的“扩散中断”（如SDB）。然而，目标专利明确限定了源/漏深度与扩散中断邻近关系的特定关联：邻近扩散中断的源/漏极深度更大。对比文件[0068]段描述第一源/漏161和第二源/漏162在相同工艺条件下形成且顶部齐平（“on the same level”），这暗示了它们的深度可能相同，并未公开或暗示深度存在差异，更未将该差异与是否邻近场绝缘层（扩散中断）相关联。因此，该技术特征未被对比文件公开。 |
| **技术特征F**：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。<br>**《未被公开》** | [0055] ... a plurality of dummy gates 247_1 and 247_2 are formed on the first field insulating layer 111...<br>[0065] ... the width W1 of the dummy gate 247_1 may be smaller than the width W2 of the second region 111b. | 对比文件公开了“伪栅极（dummy gates）”247_1、247_2形成在第一场绝缘层111上（即扩散中断上方），并且邻近有源栅极（参见图20，伪栅极247_1邻近有源栅极147_1）。同时，[0065]段提及伪栅极247_1具有宽度W1。但是，对比文件**完全没有**提及或揭示伪栅极的宽度（W1）与有源栅极的宽度之间存在任何大小比较关系，更没有公开“伪栅极宽度比有源栅极宽度小栅极宽度余裕”这一非对称布局的核心限定。对比文件[0065]段是将伪栅极宽度W1与场绝缘层第二区域的宽度W2进行比较，而非与有源栅极宽度比较。因此，该技术特征未被对比文件公开。 |
| **技术特征G**：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方<br>**《未被公开》** | 无 | 对比文件全文未提及或描述“源极接触件（source contact）”这一结构。虽然描述了源极/漏极区域，但未公开用于电性连接这些区域的接触件（contact）及其具体位置（邻近有源栅极设置在源极上方）。因此，该技术特征未被对比文件公开。 |
| **技术特征H**：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。<br>**《未被公开》** | 无 | 对比文件全文未提及或描述“漏极接触件（drain contact）”。更未公开任何接触件设置在有源栅极与伪栅极之间，以及该接触件与有源栅极和伪栅极之间存在特定距离差值（隔离余裕），且该余裕与栅极宽度余裕存在一半的数学关系。这些关于接触件位置和间距的精确几何关系限定，在对比文件中完全不存在。因此，该技术特征未被对比文件公开。 |
| **技术特征I**：其中所述有源栅极宽度为十五(15)纳米(nm)<br>**《未被公开》** | 无 | 对比文件未具体公开任何有源栅极宽度的绝对值（例如15nm）。[0065]段提到的宽度W1、W2是相对尺寸，未给出纳米级的数值。因此，该具体尺寸限定未被公开。 |
| **技术特征J**：其中所述伪栅极宽度为十三(13)nm<br>**《未被公开》** | 无 | 对比文件未具体公开任何伪栅极宽度的绝对值（例如13nm）。[0065]段提到的宽度W1是相对尺寸，未给出纳米级的数值。因此，该具体尺寸限定未被公开。 |
| **技术特征K**：以及其中所述隔离余裕为一(1)nm。<br>**《未被公开》** | 无 | 如对特征H的分析，对比文件未公开“隔离余裕”的概念，更未给出其具体数值（1nm）。因此，该技术特征未被公开。 |
| **技术特征L**：其中所述有源栅极宽度为十八(18)纳米(nm)<br>**《未被公开》** | 无 | 对比文件未具体公开任何有源栅极宽度的绝对值（例如18nm）。因此，该具体尺寸限定未被公开。 |
| **技术特征M**：其中所述伪栅极宽度为十四(14)nm<br>**《未被公开》** | 无 | 对比文件未具体公开任何伪栅极宽度的绝对值（例如14nm）。因此，该具体尺寸限定未被公开。 |
| **技术特征N**：以及其中所述隔离余裕为两(2)nm。<br>**《未被公开》** | 无 | 如对特征H的分析，对比文件未公开“隔离余裕”的概念，更未给出其具体数值（2nm）。因此，该技术特征未被公开。 |
| **技术特征O**：其中所述栅极宽度余裕为至少两(2)纳米(nm)。<br>**《未被公开》** | 无 | 如对特征F的分析，对比文件未公开“栅极宽度余裕”（即有源栅极宽度与伪栅极宽度之差）的概念，更未给出该差值至少为2nm的限定。因此，该技术特征未被公开。 |
| **技术特征P**：其中所述有源栅极宽度为十五(15)nm<br>**《未被公开》** | 无 | 同特征I，未被公开。 |
| **技术特征Q**：以及其中所述伪栅极宽度为十三(13)nm。<br>**《未被公开》** | 无 | 同特征J，未被公开。 |
| **技术特征R**：其中所述有源栅极宽度为十七(17)nm<br>**《未被公开》** | 无 | 对比文件未具体公开任何有源栅极宽度的绝对值（例如17nm）。因此，该具体尺寸限定未被公开。 |
| **技术特征S**：以及其中所述伪栅极宽度为十四(14)nm。<br>**《未被公开》** | 无 | 同特征M，未被公开。 |
| **技术特征T**：其中所述栅极宽度余裕至少为四(4)纳米(nm)<br>**《未被公开》** | 无 | 如对特征O的分析，对比文件未公开“栅极宽度余裕”的概念，更未给出该差值至少为4nm的限定。因此，该技术特征未被公开。 |
| **技术特征U**：以及其中所述有源栅极宽度为十八(18)nm。<br>**《未被公开》** | 无 | 同特征L，未被公开。 |
| **技术特征V**：被集成到集成电路(IC)中。<br>**《直接公开》** | [0044] ... The electronic system 1100 may include a controller 1110, an input/output device (I/O) 1120, a memory 1130, an interface 1140 and a bus 1150. ...<br>[0050] Fin type FETs according to embodiments of the present inventive concept may be incorporated into the memory 1130, or the I/O 1120 or other portions. | 对比文件[0044]段描述了包含半导体器件的电子系统1100，[0050]段明确说明根据本发明构思实施例的FinFET可以并入（incorporated into）存储器1130、I/O 1120或其他部分。这直接公开了所制造的半导体器件（包括FinFET）被集成到集成电路（IC）或更大的电子系统中。因此，该技术特征被对比文件直接公开。 |
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