**对比文件名称**：发明申请_US20150243659A1 STRUCTURES AND METHODS FOR FABRICATING SEMICONDUCTOR DEVICES USING FIN STRUCTURES
**目标专利名称**：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
**模型名称**：DeepSeek-R1
## 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：包括：衬底，包括具有顶表面的本体** <直接公开> | “the substrate 110 includes silicon, germanium, silicon carbide, gallium arsenide, indium arsenide, indium phosphide, or other suitable materials. The substrate 110 may include one or more epitaxial layers, may be strained for performance enhancement, and/or may include a silicon-on-insulator structure.” (详细描述部分，第[0015]段) | 对比文件明确公开了“衬底”（substrate），这是半导体器件的基础。本领域技术人员能够毫无疑义地理解，任何衬底必然具有一个物理上的“顶表面”（top surface）作为其上方结构形成的基础。因此，特征A被对比文件直接公开。 |
| **B：FET器件，包括：源极，设置在所述衬底中** <直接公开> | “a fin-end source/drain region 512 is formed through epitaxial growth between the fin structure 102 and the outer part of the STI structure (e.g., 304)” (详细描述部分，第[0023]段)；“source/drain regions for N-type devices are formed through epitaxial growth.” (详细描述部分，第[0022]段) | 对比文件多次描述通过外延生长形成“源极/漏极区域”（source/drain regions）。对于FET器件，这些区域就是源极和漏极。这些区域形成在衬底上或衬底内（如在鳍结构之间或旁边），即“设置在所述衬底中”。因此，特征B被对比文件直接公开。 |
| **C：漏极，设置在所述衬底中** <直接公开> | 同上。对比文件公开的“source/drain regions”包括源极和漏极两者。图5和图6均显示了位于栅极结构两侧的源/漏区域。 | 如特征B论述，对比文件公开了源/漏区域的整体概念和形成方法。对于一个FET器件，必然包含源极和漏极两个区域，它们都设置在衬底中。因此，特征C被对比文件直接公开。 |
| **D：以及有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间** <直接公开> | “one or more gate structures (e.g., the structure 506) are formed on each of the fin structures 102, 104, 106 and 108.” (详细描述部分，第[0023]段)；“the gate structure, the first source/drain region and the second source/drain region are configured to form a transistor.” (详细描述部分，第[0030]段) | 对比文件明确公开了“栅极结构”（gate structure），其形成在鳍结构上（参见图5、6）。对于晶体管，栅极结构必然位于源极区域和漏极区域之间以控制沟道。虽然对比文件未明确提及“有源栅极宽度”，但任何栅极结构都必然具有一个物理宽度（即尺寸）。本领域技术人员能毫无疑义地从其图示和描述中得出栅极结构具有宽度并位于源/漏区域之间。因此，特征D被对比文件直接公开。 |
| **E：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度** <未公开> | “the support structures 112, 114, 116 and 118 are separated from each other by shallow trench isolation (STI) structures (e.g., the structure 120).” (详细描述部分，第[0014]段)；“A second part of the STI structure (e.g., 304) in regions away from the fin structures ... has a top surface lower than the interface between the fin structure 102 and the support structure 112.” (详细描述部分，第[0019]段) | 对比文件公开了STI结构作为隔离结构，但其技术方案和作用与目标专利的“扩散中断”完全不同。目标专利的“扩散中断”（如SDB）是用于在单元之间提供电隔离的特定结构，其邻近源极或漏极设置，并导致邻近它的源/漏极深度更深（由于外延生长面失配）。对比文件的STI结构主要作用是物理隔离鳍结构，其公开的“fin-end source/drain region”体积更大、高度更高（参见第[0024]段），是由于其下方支撑结构被部分蚀刻，从而为外延生长提供了更大空间，这并非由于“扩散中断”邻近导致的“深度”差异。深度差异在目标专利中是为了解决特定问题（栅极控制减弱）而描述的现象，在对比文件中则是为了不同目的（增加应变）而采用不同方法（蚀刻支撑结构）产生的结果。两者技术手段、作用机理和解决的技术问题均不相同。因此，特征E未被对比文件公开。 |
| **F：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。** <未公开> | 对比文件中未描述任何“伪栅极”（dummy gate）结构。其栅极结构（如506, 612）均为形成在鳍结构上的有源栅极。 | 目标专利的核心特征之一是设置了宽度小于有源栅极的伪栅极，并与扩散中断结合形成非对称布局，以在保持节距的同时增加栅极控制、减小漏电流。对比文件完全没有提及任何伪栅极结构，更未公开伪栅极与有源栅极的宽度关系。因此，特征F未被对比文件公开。 |
| **G：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方** <未公开> | 对比文件全文未提及“源极接触件”（source contact）或类似结构。 | 目标专利明确限定了源极接触件的位置关系（邻近有源栅极设置在源极上方）。对比文件仅描述了源/漏区域的形成，并未公开任何与这些区域电连接的接触件结构及其具体位置。因此，特征G未被对比文件公开。 |
| **H：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。** <未公开> | 对比文件全文未提及“漏极接触件”（drain contact）或类似结构，更未描述接触件与栅极之间的位置和距离关系。 | 该特征详细限定了漏极接触件（对应于邻近扩散中断的漏极）的精确位置（在有源栅极与伪栅极之间）以及其与有源栅极、伪栅极之间的距离关系，该关系与伪栅极宽度减小量（栅极宽度余裕）直接关联。这是目标专利非对称布局带来的具体几何关系结果。对比文件既未公开伪栅极（特征F），也未公开任何接触件（特征G），因此该依赖于此的复杂位置和距离关系必然未被公开。因此，特征H未被对比文件公开。 |
| **I：其中所述有源栅极宽度为十五(15)纳米(nm)** <未公开> | 对比文件未给出任何栅极结构的具体宽度数值。 | 目标专利给出了有源栅极宽度的具体数值限定（15 nm）。对比文件仅一般性地描述了栅极结构的存在，未公开任何具体的尺寸参数。因此，特征I未被对比文件公开。 |
| **J：其中所述伪栅极宽度为十三(13)nm** <未公开> | 对比文件未提及伪栅极，更无其宽度数值。 | 如特征F所述，伪栅极本身未被公开，其具体宽度数值（13 nm）自然也未公开。因此，特征J未被对比文件公开。 |
| **K：以及其中所述隔离余裕为一(1)nm。** <未公开> | 对比文件未公开接触件及其与栅极的距离关系，更无“隔离余裕”的概念和数值。 | “隔离余裕”是特征H中定义的、与栅极宽度余裕相关的距离差值。由于特征H未被公开，且对比文件未涉及任何相关的距离参数，该具体数值（1 nm）未被公开。因此，特征K未被对比文件公开。 |
| **L：其中所述有源栅极宽度为十八(18)纳米(nm)** <未公开> | 同特征I。 | 另一具体有源栅极宽度数值（18 nm）在对比文件中同样未公开。因此，特征L未被对比文件公开。 |
| **M：其中所述伪栅极宽度为十四(14)nm** <未公开> | 同特征J。 | 另一具体伪栅极宽度数值（14 nm）在对比文件中同样未公开。因此，特征M未被对比文件公开。 |
| **N：以及其中所述隔离余裕为两(2)nm。** <未公开> | 同特征K。 | 另一具体隔离余裕数值（2 nm）在对比文件中同样未公开。因此，特征N未被对比文件公开。 |
| **O：其中所述栅极宽度余裕为至少两(2)纳米(nm)。** <未公开> | 对比文件未公开伪栅极，也未公开有源栅极与伪栅极的宽度关系。 | “栅极宽度余裕”是特征F中定义的伪栅极宽度小于有源栅极宽度的差值。由于特征F未被公开，该差值的下限（至少2 nm）自然也未被公开。因此，特征O未被对比文件公开。 |
| **P：其中所述有源栅极宽度为十五(15)nm** <未公开> | 同特征I。 | 此特征与特征I相同，未被公开。 |
| **Q：以及其中所述伪栅极宽度为十三(13)nm。** <未公开> | 同特征J。 | 此特征与特征J相同，未被公开。 |
| **R：其中所述有源栅极宽度为十七(17)nm** <未公开> | 同特征I。 | 另一具体有源栅极宽度数值（17 nm）在对比文件中同样未公开。因此，特征R未被对比文件公开。 |
| **S：以及其中所述伪栅极宽度为十四(14)nm。** <未公开> | 同特征J。 | 另一具体伪栅极宽度数值（14 nm）在对比文件中同样未公开。因此，特征S未被对比文件公开。 |
| **T：其中所述栅极宽度余裕至少为四(4)纳米(nm)** <未公开> | 同特征O。 | 另一栅极宽度余裕下限（至少4 nm）在对比文件中同样未公开。因此，特征T未被对比文件公开。 |
| **U：以及其中所述有源栅极宽度为十八(18)nm。** <未公开> | 同特征L。 | 此特征与特征L相同，未被公开。 |
| **V：被集成到集成电路(IC)中。** <隐含公开> | “FinFETs usually include semiconductor fin structures formed vertically on a substrate. One or more gate structures are formed over and along the sides of the fin structures to produce faster, more reliable and better-controlled transistors.” (背景技术部分，第[0002]段)；“The present disclosure describes structures and methods for increasing the volumes of certain source/drain regions so as to increase the strain in the channel region of a FinFET.” (详细描述部分，第[0013]段) | 对比文件通篇描述的是制造半导体器件（特别是FinFET晶体管）的结构和方法。本领域技术人员公知，此类晶体管是现代电子设备的基本部件，大量晶体管被制造并互连以形成集成电路（IC）。对比文件虽然没有明确写出“集成到IC中”这句话，但其描述的晶体管制造工艺和结构是本领域制造IC的常规和必要组成部分。因此，本领域技术人员阅读对比文件后，能够合理推断出所制造的晶体管器件旨在或被用于集成到IC中。因此，特征V被对比文件隐含公开。 |
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