对比文件的名称：2001-03-27_发明授权_US06207564B1 Method of forming self-aligned isolated plugged contacts
目标专利的名称：缩放布局设计中将虚栅极接地CN105981157B
本次调用的模型名称：GPT-4
作为资深专利代理师，我将严格依据目标专利说明书和权利要求书，对对比文件US06207564B1进行技术特征公开性评估。以下是根据目标专利权利要求划分的特征比对表格。
## 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：半导体器件有源区中的虚栅极<br>**《未公开》** | 对比文件未明确提及“虚栅极”或“dummy gate”。其描述的是功能性晶体管的栅极电极，例如：“Each MOS device A-F, respectively, has an N-doped polysilicon gate electrode 12, 14, 16, 18, 20 and 22.” (段落0041， 图1) | 根据目标专利说明书[0046]段，虚栅极是用于控制器件（如ESD或高速器件）的额外栅极，需要接地以防止浮动偏置电压激活器件。对比文件中的栅极电极12-22是构成MOS晶体管（如存取晶体管）的功能性栅极，用于开启/关闭沟道，其作用与目标专利中需接地的、非功能的“虚栅极”根本不同。本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出存在“虚栅极”这一技术特征。 |
| **技术特征B**：毗邻于所述虚栅极的第一有源触点<br>**《未公开》** | 对比文件描述了有源区接触，例如：“P-doped silicon substrate 10 is a surface over which a series of cellnode contacts 36, 37, 38, and 39 are situated.” 以及 “P-doped silicon substrate 10 also features two bitline contacts 40, 42 thereon.” (段落0041， 图1) | 由于技术特征A（虚栅极）未被公开，作为其毗邻物的“第一有源触点”在对比文件中缺乏对应的参照对象。对比文件中的cellnode contacts和bitline contacts是毗邻于功能性栅极（如12, 14, 16等）的有源区接触。虽然“有源触点”本身是已知结构，但权利要求限定了其与“虚栅极”的毗邻关系，该特定技术关系未被对比文件公开。 |
| **技术特征C**：所述虚栅极和所述第一有源触点上的电介质层，所述电介质层上形成有开口<br>**《直接公开》** | “Situated above cellnode contacts 36-39, bitline contacts 40-42, and first nitride spacers 24-34 is a BPSG layer 46 that was deposited and flowed onto P-doped silicon substrate 10.” (段落0041)；“...an etching step etches BPSG layer 46... The result of this etching step is a first etch pattern 52 seen in FIG. 2. First etch pattern 52 exposes cellnode contacts 36, 37, 38, and 39...” (段落0042， 图2) | 对比文件明确公开了在有源区接触（如36-39）和栅极电极（12-22）上形成BPSG层（一种电介质层），并通过蚀刻在该BPSG层上形成开口（第一蚀刻图案52）以暴露下方的有源区接触。该电介质层及开口的作用是形成接触窗口，与目标专利中为形成堆叠式触点而设置电介质层和开口的作用相同。因此，该技术特征被对比文件直接公开。 |
| **技术特征D**：沉积于所述开口的侧壁上的第一隔离层<br>**《直接公开》** | “...a substantially vertically oriented second nitride spacer 54 is formed over each remaining BPSG layer 46 by deposition and anisotropic etch of a thin nitride film...” (段落0043， 图3) | 对比文件明确公开了在蚀刻形成的开口（接触孔）的侧壁上沉积并回蚀形成氮化物间隔物（second nitride spacer 54）。该间隔物作为隔离层，其作用是将后续形成的接触插塞与周围结构（如相邻插塞）电隔离，这与目标专利中第一隔离层（如内衬600/1200）将堆叠式触点与虚栅极隔离的作用在“提供侧壁电隔离”这一核心功能上相同。因此，该技术特征被直接公开。 |
| **技术特征E**：形成于所述开口中的第一堆叠式触点，所述第一堆叠式触点被电耦合至所述第一有源触点<br>**《直接公开》** | “Next, an N-doped polysilicon layer 56 is deposited over exposed cellnode contacts 36, 37, 38, and 39...” (段落0043， 图3)；“The remaining N-doped polysilicon layers 56, 68 are called plugs and make contact, respectively, with cellnode contacts 36, 37, 38, and 39, or bitline contacts 40, 42.” (段落0047， 图6) | 对比文件明确公开了在开口（接触孔）中沉积掺杂多晶硅层（56或68）以形成接触插塞（plug），该插塞与下方的有源区接触（如cellnode contact 36）电耦合。该插塞是垂直连接结构，相当于目标专利中的“堆叠式触点”。其作用都是实现从下层有源区到上层互连的电连接。因此，该技术特征被直接公开。 |
| **技术特征F**：沉积于所述第一堆叠式触点的表面上与所述第一有源触点相对的盖层，侧壁上的所述第一隔离层将所述第一堆叠式触点与所述虚栅极电隔离<br>**《未公开》** | “An optional thin oxide layer 58 having a thickness from about 300 Å to about 1000 Å, is deposited over N-doped polysilicon layer 56.” (段落0043， 图3) | 对比文件公开了在掺杂多晶硅层56上沉积薄氧化物层58，这可被视为一种“盖层”。同时，侧壁上的间隔物54提供了隔离。然而，技术特征F限定了隔离层的作用是“将所述第一堆叠式触点与所述虚栅极电隔离”。由于对比文件不存在“虚栅极”，其间隔物54的作用是隔离不同接触插塞之间或插塞与栅极之间的短路（见摘要及[0005]段），但隔离对象是功能性栅极，而非需接地的虚栅极。两者作用的技术场景和目的不同。因此，该技术特征未被公开。 |
| **技术特征G**：以及穿过所述电介质层的第一通孔，所述第一通孔落在所述虚栅极上并通过所述盖层的一部分直接落在所述第一堆叠式触点的所述表面上以将所述第一堆叠式触点和所述第一有源触点电耦合至所述虚栅极以使所述虚栅极接地。<br>**《未公开》** | 对比文件未描述通孔（via）直接落在栅极和堆叠式触点盖层上以实现接地的结构。其后续互连（如与bitline contact相连的钨塞）是另一工艺层。 | 该技术特征是实现“虚栅极接地”这一核心发明目的的关键步骤。对比文件完全没有公开任何通过通孔将堆叠式触点（及其连接的有源触点）与栅极电连接以接地的结构或方法。其工艺目的在于形成彼此隔离的接触插塞，而非将栅极与有源区短接以实现接地。因此，该技术特征既未被直接公开，也无法从对比文件中隐含推导得出。 |
| **技术特征H**：其特征在于，进一步包括：直接耦合在所述虚栅极和所述第一通孔之间的栅极触点，所述栅极触点在侧壁上具有第二隔离层，所述栅极触点被自对齐到所述第一有源触点以及和所述第一堆叠式触点自对齐。<br>**《未公开》** | 对比文件未公开任何设置在栅极与通孔之间的、具有侧壁隔离层且与有源触点及堆叠式触点自对齐的“栅极触点”结构。 | 目标专利中的栅极触点（如810）是一个独立的中间触点结构，具有侧壁隔离层（内衬600），并且通过自对齐工艺形成。对比文件中仅存在功能性晶体管的栅极电极本身，以及用于连接有源区的多晶硅插塞，不存在这种位于栅极之上、专门用于连接通孔且具有特定自对齐关系的中间触点结构。因此，该技术特征未被公开。 |
| **技术特征I**：其特征在于，进一步包括：毗邻于所述虚栅极的第二有源触点<br>**《未公开》** | 同技术特征B，对比文件中有多个有源区接触，但缺乏“虚栅极”这一参照中心，因此“毗邻于所述虚栅极”的关系不成立。例如，cellnode contacts 和 bitline contacts 是毗邻于不同的功能性栅极。 | 由于“虚栅极”未被公开，因此“毗邻于所述虚栅极的第二有源触点”这一限定关系的技术特征也无法成立。对比文件中公开的多个有源区接触不能等同于该技术特征。 |
| **技术特征J**：以及相邻的堆叠式触点，所述相邻的堆叠式触点电耦合至所述第二有源触点并和所述第二有源触点对齐，且和所述第一通孔自对齐，以将所述相邻的堆叠式触点与所述第一通孔电隔离。<br>**《未公开》** | 对比文件描述了多个通过间隔物相互隔离的接触插塞（如56， 68）。例如，“The plugs are separated either by a sequence of second nitride spacer 54, BPSG layer 46, third nitride spacer 64...” (段落0047)。 | 对比文件公开了相邻接触插塞之间通过间隔物隔离。然而，技术特征J限定了“和所述第一通孔自对齐”，且目的是与第一通孔电隔离。对比文件中没有“第一通孔”这一结构，其隔离是插塞与插塞之间的横向隔离，而非插塞与通孔之间的隔离。因此，该技术特征未被公开。 |
| **技术特征K**：其特征在于，所述第一通孔和所述栅极触点自对齐，并且所述第一堆叠式触点的所述侧壁上的所述第一隔离层被安排成至少部分地与所述第一有源触点交叠，所述第一隔离层的交叠部分将所述第一堆叠式触点的一部分与所述第一通孔的一部分电隔离。<br>**《未公开》** | 对比文件未涉及通孔、栅极触点以及隔离层与有源触点交叠以实现特定部分之间电隔离的复杂三维结构关系。 | 该技术特征描述了非常具体的自对齐和交叠隔离关系，是目标专利实现紧凑布局和可靠隔离的关键细节。对比文件完全没有揭示这样的结构关系或工艺方法。因此，该技术特征未被公开。 |
| **技术特征L**：有源栅极<br>**《直接公开》** | “Each MOS device A-F, respectively, has an N-doped polysilicon gate electrode 12, 14, 16, 18, 20 and 22.” (段落0041， 图1) | 对比文件中的N-doped polysilicon gate electrodes 12-22是构成MOS晶体管的栅极，用于控制沟道导通，属于“有源栅极”。这与目标专利说明书[0054]段提到的“功能栅极”概念一致。因此，该技术特征被直接公开。 |
| **技术特征M**：毗邻于所述有源栅极的第二有源触点<br>**《直接公开》** | 如图1所示，cellnode contacts 36, 37等以及bitline contacts 40, 42都位于栅极电极（如12, 14, 16等）的旁边，即毗邻于有源栅极。 | 对比文件明确示出并描述了有源区接触（如cellnode contact 36）与栅极电极（如12或14）相邻设置的结构。这与技术特征M的描述完全一致。因此，该技术特征被直接公开。 |
| **技术特征N**：第二堆叠式触点，所述第二堆叠式触点被电耦合至所述第二有源触点且在侧壁上包括将所述第二堆叠式触点与所述有源栅极电隔离的第二隔离层<br>**《隐含公开》** | 1. “The remaining N-doped polysilicon layers 56, 68 are called plugs and make contact, respectively, with cellnode contacts... or bitline contacts...” (段落0047)。<br>2. “...second nitride spacer 54 is formed...” (段落0043) 以及 “...third nitride spacer 64 is formed...” (段落0044)，这些间隔物用于隔离插塞与周围结构。<br>3. 图4-6显示，插塞（如68）通过间隔物（如54， 64）与相邻的栅极电极（如16）隔离。 | 对比文件公开了形成与有源区接触（第二有源触点）电耦合的接触插塞（第二堆叠式触点），例如连接bitline contact 40的插塞68。同时，公开了在接触孔侧壁形成氮化物间隔物（第二隔离层），如图4中插塞68通过间隔物54/64与栅极电极16隔离。虽然对比文件未明确将“第二隔离层”的作用描述为“将第二堆叠式触点与有源栅极电隔离”，但其附图明确显示了该隔离结构，且本领域技术人员可以毫无困难地从间隔物隔离相邻插塞的功能，合理推断出其必然也提供插塞与相邻栅极之间的电隔离，这是半导体制造中间隔物的公知作用。因此，该技术特征被对比文件隐含公开。 |
| **技术特征O**：以及电耦合至所述有源栅极且和所述第二堆叠式触点自对齐的第二通孔。<br>**《未公开》** | 对比文件未描述任何“通孔”结构，也未描述通孔与堆叠式触点“自对齐”的关系。其互连是通过后续工艺（如形成钨塞）实现，但并未在本文档中详细描述或限定为“自对齐”。 | 目标专利中的“第二通孔”是连接有源栅极的垂直互连结构，且强调与第二堆叠式触点“自对齐”。对比文件仅描述了接触插塞（堆叠式触点）的形成，对于后续的金属互连层及通孔结构并未涉及，更未提及这种自对齐关系。因此，该技术特征未被公开。 |
| **技术特征P**：其特征在于，所述器件被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统PCS单元、便携式数据单元、和/或位置固定的数据单元中。<br>**《未公开》** | 对比文件未提及将其半导体器件集成到任何具体的终端应用设备中。 | 该技术特征是关于专利保护范围的用途限定。对比文件作为一份关于半导体制造方法的专利文献，其内容完全集中在工艺步骤和器件结构本身，没有涉及最终产品的应用领域。因此，该技术特征未被公开。 |
## 公开性判断结论
根据以上特征比对分析：
- **直接公开**的技术特征有：C、D、E、L、M。
- **隐含公开**的技术特征有：N。
- **未公开**的技术特征有：A、B、F、G、H、I、J、K、O、P。
<<<C>>><<<D>>><<<E>>><<<L>>><<<M>>><<<n>>>