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对比文件列表
1997-11-04_发明专利_JPH09289251A Layout structure of semiconductor integrated circuit and its verification method_+++A_L+++.docx
2026-02-20 00:22
1997-12-23_发明授权_US5700706A Self-aligned isolated polysilicon plugged contacts_+++C_D_E_L_M_N_b_p+++.docx
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1999-01-26_发明授权_US5864156A Isolated plugged contacts_+++C_D_E_L_N_a_b_i_m+++.docx
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2001-03-27_发明授权_US06207564B1 Method of forming self-aligned isolated plugged contacts_+++C_D_E_L_M_n+++.docx
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2001-04-11_发明专利_TW429580B 形成接觸開孔之半導體加工方法、形成電氣連接及互連之方法、及積體電路_+++a_l+++.docx
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2001-11-20_发明授权_US06320234B1 Semiconductor memory device and method for manufacturing the same_+++L_a_i_m_p+++.docx
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2002-07-26_发明专利_JP2002208643A Structure of semiconductor device and manufacturing method thereof_+++A_B_C_D_E_I_L_M+++.docx
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2004-02-11_发明授权_KR100417891B1 반도체 공정에서 접점 구멍 형성과 전기 연결 및 상호연결형성 방법 및 그 집적 회로_+++C_L_b_e_i_m+++.docx
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2005-11-22_发明授权_US06967866B2 Semiconductor memory and semiconductor integrated circuit_+++A_B_I_L_M_c_e+++.docx
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2006-05-11_发明专利_JP2006120722A Semiconductor device and manufacturing method therefor_+++L_c_d_e_m_n+++.docx
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2006-10-26_发明申请_WO2006113609A2 MASKLESS MULTIPLE SHEET POLYSILICON RESISTOR_+++L_M+++.docx
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2007-06-28_发明申请_US20070145519A1 Butted contact structure_+++A_L_b_c_e_i_m+++.docx
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2009-04-28_发明授权_US07525173B2 Layout structure of MOS transistors on an active region_+++A_B_I_L_M_c_e+++.docx
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2011-12-01_发明申请_US20110294292A1 METHOD OF FORMING A SHARED CONTACT IN A SEMICONDUCTOR DEVICE_+++L_M+++.docx
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2012-01-12_发明申请_US20120007209A1 SEMICONDUCTOR DEVICE STRUCTURES INCLUDING DAMASCENE TRENCHES WITH CONDUCTIVE STRUCTURES AND RELATED METHOD_+++C_D_E_F_L_b_i_j_m_n+++.docx
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2012-04-26_发明申请_US20120098073A1 Semiconductor Device_+++A_H_L_M+++.docx
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2012-08-23_发明申请_US20120211837A1 SEMICONDUCTOR DEVICE COMPRISING SELF-ALIGNED CONTACT ELEMENTS_+++L_M_p+++.docx
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2013-01-17_发明专利_DE102011004323A1 Halbleiterbauelement mit selbstjustierten Kontaktelementen_+++B_C_E_I_L_M_g+++.docx
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2013-04-18_发明申请_US20130093020A1 MOSFET AND METHOD FOR MANUFACTURING THE SAME_+++A_C_L_M_b_e_i+++.docx
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2013-05-16_发明申请_US20130119474A1 TRENCH SILICIDE AND GATE OPEN WITH LOCAL INTERCONNECT WITH REPLACEMENT GATE PROCESS_+++D_E_L_M_N_i_p+++.docx
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2013-06-06_发明申请_WO2013081767A1 METHOD OF FORMING SELF -ALIGNED CONTACTS AND LOCAL INTERCONNECTS_+++C_D_E_L_M_N_P_a_b_f_h_i_o+++.docx
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2013-09-26_发明申请_US20130248990A1 SEMICONDUCTOR DEVICES AND METHOD FOR FABRICATING THE SAME_+++A_B_C_D_E_i_l_m+++.docx
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2013-10-01_发明公开_KR1020130106917A 반도체 소자 및 이의 제조 방법_+++B_C_D_I_L_M_e+++.docx
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2013-12-10_发明授权_US08604531B2 Method and apparatus for improving capacitor capacitance and compatibility_+++L_M_p+++.docx
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2014-02-06_发明申请_US20140035048A1 SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME_+++B_E_I_M_N_P_a_c_d_l+++.docx
2026-02-20 00:22
2014-02-11_发明公开_KR1020140017294A 반도체 소자 및 이를 제조하는 방법_+++C_D_P_a_b_e_g_i_l_m_n+++.docx
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2014-07-17_发明公开_KR1020140090680A 자기 정렬 접점 및 국부 상호접속부를 형성하는 방법_+++B_C_D_E_H_I_L_M_N_a_b_f_g_j_k_o_p+++.docx
2026-02-20 00:22
2014-07-17_发明申请_US20140197494A1 TRENCH SILICIDE AND GATE OPEN WITH LOCAL INTERCONNECT WITH REPLACEMENT GATE PROCESS_+++L_M+++.docx
2026-02-20 00:22
2014-09-16_发明授权_US08835245B2 Semiconductor device comprising self-aligned contact elements_+++A_B_C_D_E_I_L_M_N_O_f_g_j+++.docx
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2014-09-24_发明公开_EP2780937A1 METHOD OF FORMING SELF -ALIGNED CONTACTS AND LOCAL INTERCONNECTS_+++B_C_D_E_I_L_M_N_a_f_g_h_j_k_o_p+++.docx
2026-02-20 00:22
2015-01-19_发明专利_JP2015502039A 自己整合コンタクト及びローカル相互接続を形成する方法_+++B_C_D_E_H_I_L_M_N_a_f_g_j_k_p+++.docx
2026-02-20 00:22
2011-07-13_发明专利_JP4720601B2 Working machine engine_+++A_b_d_i_l+++.docx
2026-02-23 21:22
2014-07-17_发明申请_US20140197494A1 TRENCH SILICIDE AND GATE OPEN WITH LOCAL INTERCONNECT WITH REPLACEMENT GATE PROCESS_+++A_L_a_l+++.docx
2026-02-23 21:22
2004-02-11_发明授权_KR100417891B1 반도체 공정에서 접점 구멍 형성과 전기 연결 및 상호연결형성 방법 및 그 집적 회로_+++C_L_b_e_i_m+++.docx

好的,作为一名经验丰富的专利代理师,我将对您提供的目标专利和对比文件进行深入的创造性评估,并严格按照您的要求进行特征比对和公开性判断。

**对比文件名称:** 2004-02-11_发明授权_KR100417891B1 반도체 공정에서 접점 구멍 형성과 전기 연결 및 상호연결형성 방법 및 그 집적 회로

**目标专利名称:** 171缩放布局设计中将虚栅极接地CN105981157B

**本次调用的模型名称:** 深度分析对比文件公开性与目标专利权利要求特征比对的专利代理师模型

以下是根据您的指令创建的特征比对表格:

### 特征比对表格

技术特征描述及公开性判断结果对比文件原文引用公开性论述
**A. 半导体器件有源区中的虚栅极**<br>**《未公开》**[2] ... 다수의 전도 라인(또는 전도 러너(conductive runner))(16, 18, 20)이 형성된다... 본 예에서 폴리실리콘층(22)과 그 위의 실리사이드층(24)이 전도부를 구성한다。<br>**翻译:** ...形成多个导电线(或导电引线runner)(16, 18, 20)...在本示例中,多晶硅层(22)和其上的硅化物层(24)构成导电部分。**论述:** 目标专利中的“虚栅极”特指一种不参与形成晶体管的导电沟道、仅用于控制器件(如ESD器件)且需要被接地的栅极结构(见说明书[0046])。对比文件中的“전도 라인(导电线)”或“전도 러너(导电引线)”虽然也是由多晶硅等构成的导电结构,但其在对比文件中的作用是作为常规的互连线路或栅极,用于形成基本的电连接(如[3]段连接至接触孔34),并未被描述为一种需要专门接地的“虚栅极”。两者在结构上可能相似,但在功能和所要解决的技术问题(目标专利解决虚栅极接地布局面积问题,对比文件解决接触孔对准容差问题)上存在本质区别。因此,本领域技术人员无法从对比文件毫无疑义地得出或必然推理出“虚栅极”这一具有特定功能定义的结构。
**B. 毗邻于所述虚栅极的第一有源触点**<br>**《隐含公开》**[23] ... 확산 영역(42)이 제공될 수 있고... 전도 라인 사이에 확산 영역(42)이 제공될 수 있다...<br>**翻译:** ...可以提供扩散区域(42)...可以在导电线之间提供扩散区域(42)...**论述:** 目标专利的“第一有源触点”(如MD1 112)是电耦合至有源器件(如源/漏区)的触点。对比文件中的“확산 영역(扩散区域)42”位于导电线(16a, 18a, 20a)之间,是半导体器件中有源区的一种。结合图5-6,接触孔48、50形成在绝缘层46中并暴露该扩散区域42的表面,随后填充导电材料52、54形成插塞56、58与之电连接。因此,扩散区域42及其上形成的导电插塞(56,58)共同构成了一个与导电线(可视为栅极结构)相邻、并电连接到有源区的“触点”。本领域技术人员可以从对比文件的内容中合理推断出这一技术特征。
**C. 所述虚栅极和所述第一有源触点上的电介质层,所述电介质层上形成有开口**<br>**《直接公开》**[24] 절연 물질층(46)이 기판(12) 위에 형성된다... [25] ... 접점 구멍(48, 50)이 절연 물질층(46)을 통해 형성되고...<br>**翻译:** [24] 绝缘材料层(46)形成在基板(12)上... [25] ...接触孔(48, 50)通过绝缘材料层(46)形成...**论述:** 对比文件明确公开了在包含导电线(18a, 可类比为栅极)和扩散区域42(可类比为有源区)的基板12上形成绝缘材料层(46),并在该绝缘层46中形成接触孔(48, 50)(即开口)。这与目标专利中在虚栅极和有源触点上形成电介质层并在其上形成开口的技术特征完全相同。作用都是为了实现上层互连与下层结构的电连接。因此,该特征被对比文件直接公开。
**D. 沉积于所述开口的侧壁上的第一隔离层**<br>**《未公开》**未发现相关内容。**论述:** 目标专利中的“第一隔离层”(如内衬1200)明确设置在堆叠式触点的侧壁上,用于将第一堆叠式触点与虚栅极电隔离(见说明书[0064])。对比文件在描述接触孔(48, 50)的形成和填充导电材料(52, 54)以形成插塞(56, 58)的过程中,完全没有提及在开口侧壁上沉积任何隔离层。对比文件关注的是通过插塞扩大接触面积,而非在堆叠触点侧壁进行特定电隔离。因此,该特征既未被直接公开,也无法从对比文件内容中隐含得出。
**E. 形成于所述开口中的第一堆叠式触点,所述第一堆叠式触点被电耦合至所述第一有源触点**<br>**《隐含公开》**[26] ... 접점 구멍(48, 50) 내에 제 1 전도 물질(52, 54)이 형성된다... 전도 플러그(56, 58)를 제공하기... [27] ... 플러그가 전도 라인(18a)의 양 측부에 형성된다...<br>**翻译:** [26] ...第一导电物质(52, 54)形成在接触孔(48, 50)内...提供导电插塞(56, 58)... [27] ...插塞形成在导电线(18a)的两侧...**论述:** 目标专利的“第一堆叠式触点”(如1310)是一种电耦合至有源触点(如MD1)的垂直互连结构。对比文件中,在暴露扩散区域42(有源区)的接触孔(48, 50)内填充第一导电物质(52, 54)形成了导电插塞(56, 58)。该插塞(56, 58)电耦合至下方的扩散区域42(即第一有源触点),并且从截面图(图6)可以看出,它是一个填充在开口中的垂直导电结构。虽然对比文件未使用“堆叠式触点”这一术语,但其描述的导电插塞(56, 58)在结构、位置和功能(电连接下层有源区)上与目标专利的“第一堆叠式触点”实质相同。因此,本领域技术人员可以合理推断出该特征。
**F. 沉积于所述第一堆叠式触点的表面上与所述第一有源触点相对的盖层,侧壁上的所述第一隔离层将所述第一堆叠式触点与所述虚栅极电隔离**<br>**《未公开》**未发现相关内容。**论述:** 该特征包含两个关键子特征:1)在堆叠式触点表面(与有源触点相对的一面)沉积盖层;2)侧壁上的隔离层提供与虚栅极的电隔离。目标专利的盖层(如内衬1600)用于后续工艺中定义通孔位置并提供保护/隔离(见说明书[0067])。对比文件完全没有描述在插塞(56, 58)顶部形成任何盖层结构。此外,如前所述(特征D),对比文件也缺少侧壁隔离层的教导。更重要的是,对比文件中插塞(56, 58)与相邻导电线(18a)在侧面是直接接触并形成“有效接触垫”的([28]段),其设计目的是扩大接触面积以实现电连接,而非进行电隔离。这与目标专利利用隔离层实现电隔离的目的完全相反。因此,该特征未被公开。
**G. 以及穿过所述电介质层的第一通孔,所述第一通孔落在所述虚栅极上并通过所述盖层的一部分直接落在所述第一堆叠式触点的所述表面上以将所述第一堆叠式触点和所述第一有源触点电耦合至所述虚栅极以使所述虚栅极接地。**<br>**《未公开》**[30] 접점 구멍(64)은... 유효 접점 패드의 일부를 외향으로 노출시킨다... 제 2 전도 물질(66)이 접점 구멍(64) 내에 형성되어 접점 패드의 한 개 이상의 부분과 전기 통신하며...<br>**翻译:** [30] 接触孔(64)...向外暴露有效接触垫的一部分...第二导电物质(66)形成在接触孔(64)内,与接触垫的一个以上部分进行电通信...**论述:** 目标专利的“第一通孔”(如2000)是一个关键结构,它同时落在虚栅极(或栅极触点)和第一堆叠式触点上,从而将两者电连接,最终实现将虚栅极通过有源触点接地的目的。对比文件中的接触孔64和第二导电物质66(可视为通孔)虽然也穿过绝缘层62并落在下方的“有效接触垫”(由导电线18a和插塞56、58共同构成)上,但该通孔(66)连接的“有效接触垫”本身已经包含了导电线(18a,类比为栅极)和插塞(56,58,类比为堆叠式触点),其作用是作为统一的连接节点与上方的位线(68)连接,而非用于将一个“虚栅极”和一个“有源触点”特意短接以实现接地。两者的目的和作用完全不同:目标专利的通孔用于“接地连接”,对比文件的通孔用于“向上互连”。因此,该技术特征未被公开。
**H. 其特征在于,进一步包括:直接耦合在所述虚栅极和所述第一通孔之间的栅极触点,所述栅极触点在侧壁上具有第二隔离层,所述栅极触点被自对齐到所述第一有源触点以及和所述第一堆叠式触点自对齐。**<br>**《未公开》**未发现相关内容。**论述:** 该特征限定了在虚栅极和通孔之间插入一个专门的“栅极触点”(如810),且该触点具有侧壁隔离层并与有源触点/堆叠式触点自对齐。这是目标专利实现小尺寸、可缩放接地方案的核心改进点之一。对比文件中完全没有提及在导电线(18a)和上层通孔(66)之间插入一个具有侧壁隔离层且自对齐的中间触点层。导电线(18a)的上表面直接作为“接触垫”的一部分被暴露并连接。因此,该特征既未被直接描述,也无法从对比文件中推理得出。
**I. 其特征在于,进一步包括:毗邻于所述虚栅极的第二有源触点**<br>**《隐含公开》**[23] ... 전도 라인 사이에 확산 영역(42)이 제공될 수 있다...<br>**翻译:** [23] ...可以在导电线之间提供扩散区域(42)...**论述:** 对比文件图5-6示出,在导电线(18a)的两侧都存在扩散区域42,并且两侧都形成了接触孔(48, 50)和插塞(56, 58)。因此,可以认为在作为“虚栅极”类比的导电线(18a)的至少一侧,存在另一个扩散区域(即有源区)及与之连接的触点(如另一侧的插塞)。这与目标专利中毗邻虚栅极存在“第二有源触点”的特征相符。本领域技术人员可以从图示和描述中合理推断出该特征。
**J. 以及相邻的堆叠式触点,所述相邻的堆叠式触点电耦合至所述第二有源触点并和所述第二有源触点对齐,且和所述第一通孔自对齐,以将所述相邻的堆叠式触点与所述第一通孔电隔离。**<br>**《未公开》**[26] ... 전도 플러그(56, 58)를 제공하기... [27] ... 플러그가 전도 라인(18a)의 양 측부에 형성된다...<br>**翻译:** [26] ...提供导电插塞(56, 58)... [27] ...插塞形成在导电线(18a)的两侧...**论述:** 目标专利中“相邻的堆叠式触点”(如1320)与“第一通孔”(如2200)自对齐以实现电隔离,这是其布局方案的关键。对比文件中,在导电线(18a)两侧形成的插塞(56和58)结构对称,且都连接到同一个“有效接触垫”上([28]段),它们之间不存在需要隔离的关系,反而是共同构成一个连接节点。因此,不存在与目标专利所述的、通过自对齐实现与通孔隔离的“相邻堆叠式触点”。该特征未被公开。
**K. 其特征在于,所述第一通孔和所述栅极触点自对齐,并且所述第一堆叠式触点的所述侧壁上的所述第一隔离层被安排成至少部分地与所述第一有源触点交叠,所述第一隔离层的交叠部分将所述第一堆叠式触点的一部分与所述第一通孔的一部分电隔离。**<br>**《未公开》**未发现相关内容。**论述:** 该特征描述了非常具体的结构关系:通孔与栅极触点自对齐,且隔离层的交叠部分提供电隔离。这涉及目标专利中利用自对齐内衬(如1200, 1600)实现的精密隔离方案。对比文件完全未涉及“自对齐”的栅极触点,也未描述在堆叠式触点侧壁设置用于与通孔进行局部隔离的隔离层。因此,该特征既未被直接公开,也无法从对比文件的内容中隐含得出。
**L. 其特征在于,进一步包括:有源栅极**<br>**《直接公开》**[2] ... 다수의 전도 라인(또는 전도 러너(conductive runner))(16, 18, 20)이 형성된다... 본 예에서 폴리실리콘층(22)과 그 위의 실리사이드층(24)이 전도부를 구성한다。<br>**翻译:** ...形成多个导电线(或导电引线runner)(16, 18, 20)...在本示例中,多晶硅层(22)和其上的硅化物层(24)构成导电部分。**论述:** 目标专利的“有源栅极”(如导电栅极106)是功能晶体管的一部分。对比文件中的“전도 라인(导电线)”或“전도 러너(导电引线)”由多晶硅和硅化物构成,是半导体器件中的导电结构,可以理解为栅极。从结构和材料上看,对比文件的导电线公开了“有源栅极”这一结构特征。
**M. 毗邻于所述有源栅极的第二有源触点**<br>**《隐含公开》**[23] ... 전도 라인 사이에 확산 영역(42)이 제공될 수 있다...<br>**翻译:** [23] ...可以在导电线之间提供扩散区域(42)...**论述:** 此特征与特征B和I类似。对比文件图5-6示出,在作为“有源栅极”类比的导电线(例如16a或20a)的旁边,存在扩散区域42。该扩散区域可通过接触孔和插塞形成电连接,从而构成“有源触点”。因此,本领域技术人员可以合理推断出存在毗邻有源栅极的第二有源触点。
**N. 第二堆叠式触点,所述第二堆叠式触点被电耦合至所述第二有源触点且在侧壁上包括将所述第二堆叠式触点与所述有源栅极电隔离的第二隔离层**<br>**《未公开》**参见特征E和D的论述。**论述:** 该特征结合了“堆叠式触点”和“侧壁隔离层”两个子特征。虽然对比文件可能隐含公开了“电耦合至第二有源触点的堆叠式触点”(类似于特征E的推理),但明确限定其“侧壁上包括将第二堆叠式触点与有源栅极电隔离的第二隔离层”这一部分,对比文件完全没有公开。如前所述,对比文件中插塞与相邻导电线在侧面是接触以形成更大接触垫的,目的是连接而非隔离。因此,该特征未被公开。
**O. 以及电耦合至所述有源栅极且和所述第二堆叠式触点自对齐的第二通孔。**<br>**《未公开》**参见特征G的论述。**论述:** 目标专利的“第二通孔”(如2200)电耦合至有源栅极并与第二堆叠式触点自对齐以实现隔离。对比文件中,接触孔64和第二导电物质66(通孔)落在由导电线18a和两侧插塞56、58共同构成的“有效接触垫”上([30]段),该通孔同时连接到导电线(栅极)和两侧的插塞(类比为堆叠式触点),并非单独与有源栅极连接,也不存在与一侧堆叠式触点“自对齐以隔离”的关系。因此,该特征未被公开。
**P. 其特征在于,所述器件被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统PCS单元、便携式数据单元、和/或位置固定的数据单元中。**<br>**《未公开》**未发现相关内容。**论述:** 该特征限定了器件的应用领域。对比文件全文仅描述了一种半导体制造方法和结构,未提及该结构具体集成到何种终端产品或设备中。因此,该应用领域特征未被对比文件公开。

根据以上分析,对比文件直接公开了技术特征 **C** 和 **L**;隐含公开了技术特征 **B**、**E**、**I** 和 **M**。

<<<C>>><<<L>>><<<b>>><<<e>>><<<i>>><<<m>>>

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