对比文件名称：2011-05-18_CN101253569B_发明授权_CN101253569B 具有与逻辑电路电源电压不同的存储器分立电源电压的集成电路
目标专利名称：跨不同功率域的字线和位线跟踪CN107438883B
模型名称：DeepSeek-R1
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A**：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号 《未公开》 | 未找到相关内容。 | 目标专利中的“第一延迟电路”是跟踪电路（175）的一部分，专门用于建模（模拟）字线发展路径（101）的行解码延迟（即行解码时段）。对比文件（CN101253569B）公开了包含电平移动器（20）和字线驱动器（22）的电路（见附图2及对应描述），这些是实际存储器访问路径中的功能电路，用于根据地址和时钟驱动实际字线（WL0...WLN）。对比文件没有公开任何专门用于“模拟”或“建模”行解码延迟的独立“延迟电路”。本领域技术人员无法从对比文件毫无疑义地得出或合理推断出存在一个与功能路径分离、专门用于产生代表模拟延迟的“第一输出信号”的电路。因此，该技术特征未被对比文件公开。 |
| **B**：所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分， 《未公开》 | 未找到相关内容。 | 目标专利中“第一延迟电路”的“逻辑功率域部分”特指跟踪电路（175）中哑字线发展路径（201）的一部分，例如反相器（246），其作用是在逻辑功率域（CX）中模拟实际字线路径中逻辑部分（如地址解码器156）的延迟。对比文件（CN101253569B）中，逻辑电路（12）由VL供电（逻辑功率域），时钟信号（gclk）在逻辑域中生成并可能经过处理（如时钟门控器26），但这些是实际功能电路的一部分，用于生成控制实际存储器操作（如字线驱动）的信号。对比文件没有公开在用于建模延迟的跟踪电路中，存在一个专门配置在逻辑功率域中以“延迟存储器时钟信号”的电路部分。其逻辑域电路的作用是功能控制，而非延迟建模。因此，该技术特征未被对比文件公开。 |
| **C**：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器 《未公开》 | [0026] 电平移动器20被配置为响应gclk信号和En信号来产生clk_e信号。如果En信号(或信号们)表示时钟对于当前时钟周期被使能，那么电平移动器20可以通过将gclk信号电平移动来产生clk_e信号，使得clk_e信号的高有效(high assertion)处于VM电压。 | 对比文件公开了电平移动器（20），其将来自逻辑域（VL）的时钟信号（gclk）电平移位到存储器域（VM）以产生clk_e信号。然而，在目标专利中，“第一电平移位器”（209）是跟踪电路（175）中“第一延迟电路”（即哑字线发展路径201）的组成部分，其作用是对建模路径中的信号进行电平移位，以产生用于最终触发逻辑门（212）的“第一输出信号”。对比文件中的电平移动器（20）是实际功能路径（字线驱动路径）中的一部分，用于驱动实际字线驱动器（22），其输出（clk_e）是实际功能信号，而非用于建模延迟的跟踪信号。两者在电路中所处的系统（功能系统 vs. 跟踪建模系统）和所起的作用（驱动实际访问 vs. 模拟延迟）不同。本领域技术人员无法从对比文件的功能电平移位器毫无疑义地得出或合理推断出在独立的延迟建模电路中存在一个具有相同作用的电平移位器。因此，该技术特征未被对比文件公开。 |
| **D**：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号 《未公开》 | 未找到相关内容。 | 目标专利中的“第二延迟电路”是跟踪电路（175）的一部分，专门用于建模（模拟）位线发展路径（102）的列解码延迟（即列解码时段）。对比文件（CN101253569B）公开了位线驱动器（30）、位线预充电电路（34）等（见附图3及[0034], [0037]），这些是实际写操作路径中的功能电路。对比文件没有公开任何专门用于“模拟”或“建模”列解码延迟的独立“延迟电路”。本领域技术人员无法从对比文件毫无疑义地得出或合理推断出存在一个与功能路径分离、专门用于产生代表模拟延迟的“第二输出信号”的电路。因此，该技术特征未被对比文件公开。 |
| **E**：所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器， 《未公开》 | 未找到相关内容。 | 目标专利中“第二电平移位器”（250）是“第二延迟电路”（哑位线发展路径202）的起始部分，作用是将存储器时钟信号移位到存储器功率域（MX），以产生用于后续延迟建模的“哑写时钟”。对比文件（CN101253569B）中，电平移动器（20）用于字线路径，并未提及用于位线路径或任何“哑写时钟”的电平移位器。对比文件图3所示的写操作路径中，位线驱动器（30）由VL供电，接收VL域的WE和Din信号（[0037]），未提及需要对存储器时钟进行电平移位以生成一个“哑写时钟”。因此，该技术特征未被对比文件公开。 |
| **F**：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分 《未公开》 | 未找到相关内容。 | 目标专利中“第二延迟电路”的“存储器功率域部分”包括例如反相器（255）和哑位总线（270），用于在存储器域中进一步延迟“哑写时钟”，最终产生“第二输出信号”。对比文件（CN101253569B）没有公开任何“哑写时钟”的概念。虽然其实在位线路径（如位线驱动器30）中存在由VL供电的电路，但这属于实际功能路径，且未描述为对某个“哑写时钟”进行延迟以产生一个用于跟踪建模的“第二输出信号”。因此，该技术特征未被对比文件公开。 |
| **G**：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。 《未公开》 | 未找到相关内容。 | 目标专利中的“逻辑电路”（例如NOR门212）是跟踪电路（175）的核心逻辑，它接收分别代表模拟行解码完成和模拟列解码完成的“第一输出信号”和“第二输出信号”，并在两者都完成后断言“逻辑输出信号”（用于驱动哑字线295）。对比文件（CN101253569B）没有公开任何接收两个分别代表模拟行、列解码完成的信号并进行处理的逻辑电路。其实施例中的逻辑电路（12）是进行实际存储器访问控制的主逻辑，而非用于处理跟踪延迟信号的专用逻辑。因此，该技术特征未被对比文件公开。 |
| **H**：其特征在于，进一步包括：存储器功率域字线 《直接公开》 | [0024] 字线驱动器22被配置为对存储器阵列24产生一组位线(WL0...WLN)。 <br> [0035] 因为字线在VM域中，所以晶体管T1和T2可以在被激活时具有电阻值，如为存储器阵列24所设计的那样。 | 对比文件明确公开了由字线驱动器（22）驱动的字线（WL0...WLN）。并且，从上下文可知，字线驱动器22由VM电源电压供电（见[0021]），因此其输出的字线（WL0...WLN）属于存储器功率域（VM域）。这与目标专利中“存储器功率域字线”的作用相同，都是用于在实际存储器访问中选择存储单元。因此，本领域技术人员能够毫无疑义地从对比文件中得出该技术特征。 |
| **I**：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。 《未公开》 | [0026] 电平移动器20被配置为响应gclk信号和En信号来产生clk_e信号...字线驱动器22进一步被耦合为从逻辑电路12接收一个或更多个地址输入(Addr输入)。字线驱动器22被配置为对存储器阵列24产生一组位线(WL0...WLN)。 <br> [0054] 当clk_e被置为有效时，clk可以被置为有效以引起动态NAND门的求值。如果A1和A2输入两者都被置为有效，那么晶体管T15-T17将节点N3放电并且字线WL0被置为有效(被反相器60驱动到VM电源电压)。 | 对比文件公开了由gclk信号触发，经过电平移动器20和字线驱动器22，最终将字线驱动为VM电压（存储器电源电压）的路径。这条路径必然存在延迟，该延迟可被视为实际的行解码延迟（或行解码时段）。然而，目标专利该特征的关键在于，明确限定了存在一个专门用于模拟此延迟的“第一延迟电路”，并且该电路被配置成使得“所模拟的行解码时段等于所述行解码时段”。对比文件仅公开了实际的功能性字线发展路径，并未公开任何用于模拟或跟踪此路径延迟的独立“第一延迟电路”。因此，虽然对比文件隐含了字线发展路径及其延迟的存在，但并未公开目标专利中用于建模该延迟并确保模拟值与实际值相等的特定跟踪电路配置。该技术特征未被对比文件公开。 |
| **J**：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。 《未公开》 | 未找到相关内容。 | 对比文件（CN101253569B）完全没有提及“行解码总线”这一结构，更不用说其长度。目标专利中明确引入了“行解码总线”（106）及其在跟踪电路中的对应物“哑行解码总线”（206），并强调两者长度相等以实现精确的延迟建模。对比文件中的字线驱动路径（如附图6）是逻辑门（动态NAND）直接驱动字线，未提及存在一个具有特定物理长度、用于模拟传输延迟的总线结构。因此，该技术特征未被对比文件公开。 |
| **K**：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。 《未公开》 | 未找到相关内容。 | 如特征J所述，对比文件未公开“哑行解码总线”，因此更不可能公开其“折叠的”具体结构。该技术特征未被对比文件公开。 |
| **L**：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线 《未公开》 | 未找到相关内容。 | 目标专利中的“哑字线”（295）是跟踪电路（175）中的模拟元件，其电特性与实际字线（195）匹配，用于模拟字线充电延迟。对比文件（CN101253569B）仅公开了实际的功能性字线（WL0...WLN），用于访问存储单元，没有公开任何用于延迟建模的、独立的“哑字线”。因此，该技术特征未被对比文件公开。 |
| **M**：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。 《未公开》 | 未找到相关内容。 | 目标专利中的“哑位线”（285）是跟踪电路（175）中的模拟元件，其电特性与实际位线（185）匹配，用于模拟位线放电延迟。对比文件（CN101253569B）公开了实际的功能性位线（BL, BL非），用于读写数据（见[0035]），但没有公开任何用于延迟建模的、独立的“哑位线”，更没有公开该哑位线响应于哑字线断言而放电的配置。因此，该技术特征未被对比文件公开。 |
| **N**：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。 《未公开》 | 未找到相关内容。 | 目标专利中的“第三延迟电路”（例如延迟电路211）是跟踪电路（175）的一部分，用于在哑位线放电后，进一步模拟位单元内部翻转所需的写操作时段，并产生就绪信号（readyb 196）。对比文件（CN101253569B）完全没有公开任何用于模拟写操作时段的延迟电路，也没有公开用于指示写操作完成的“就绪输出信号”。其实施例中的写操作完成由控制信号定时，未涉及此类建模电路。因此，该技术特征未被对比文件公开。 |
| **O**：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。 《未公开》 | 未找到相关内容。 | 该特征涉及对哑位线放电路径进行工艺角调谐的具体电路结构（如目标专利图2中的晶体管M5、M6和调谐信号201-203）。对比文件（CN101253569B）未公开任何“哑位线”，因此也不可能公开耦合在哑位线与地之间、由调谐信号控制的可选支路。该技术特征未被对比文件公开。 |
| **P**：其特征在于，进一步包括：存储器功率域位线 《未公开》 | [0034] ...存储器单元32A-32N由VM电源电压供电。位线驱动器电路30、位线预充电电路34、位线保持电路36、以及读出放大器38由VL电源电压供电。 <br> [0035] 存储器单元32A在附图3中被更详细地表示...晶体管T1和T2的栅极被耦合到字线WL0。 | 对比文件公开了位线（BL, BL非），并且存储器单元（32A-32N）由VM供电。然而，位线驱动器、预充电电路等由VL供电（[0034]）。位线本身是耦合在VL域电路（驱动器30）和VM域存储单元之间的信号线。对比文件并未明确声明位线属于“存储器功率域”。从电路连接看，位线一端接VL域电路，另一端接VM域存储单元的传输管，其电压摆幅和定义可能涉及两个域。因此，本领域技术人员无法毫无疑义地确定对比文件中的位线是目标专利所定义的“存储器功率域位线”（即完全由存储器电源电压供电和定义的信号路径的一部分）。该技术特征未被对比文件直接公开。隐含来看，由于存储单元由VM供电，且位线用于向VM供电的单元写入数据（[0037]），位线在写操作时可能被驱动到VL或地，其高电平可能不是VM。因此，也无法合理推断其必然属于“存储器功率域”。该技术特征未被公开。 |
| **Q**：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。 《未公开》 | [0037] 为了执行写操作，位线驱动器30可以通过将WE信号置为有效来被激活。位线驱动器30驱动BL线上的Din0位和BL非线上的Din0位的补码。 | 对比文件公开了位线驱动器（30）响应写使能（WE）信号和数据（Din）来驱动位线，这构成了位线发展路径的一部分。这条路径必然存在延迟，可被视为实际的列解码延迟（或列解码时段）。然而，目标专利该特征的关键在于，明确限定了存在一个专门用于模拟此延迟（至少一部分）的“第二延迟电路”。对比文件仅公开了实际的功能性位线驱动路径，并未公开任何用于模拟或跟踪此路径延迟的独立“第二延迟电路”。因此，虽然对比文件隐含了位线发展路径及其延迟的存在，但并未公开目标专利中用于建模该延迟的特定跟踪电路配置。该技术特征未被对比文件公开。 |
| **R**：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。 《未公开》 | 未找到相关内容。 | 对比文件（CN101253569B）完全没有提及“哑位总线”这一结构。目标专利中的“哑位总线”（270）是跟踪电路中用于精确模拟实际位总线（170）传输延迟的元件。对比文件中的位线路径未描述此类具有特定长度用于建模的总线结构。因此，该技术特征未被对比文件公开。 |
| **S**：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。 《未公开》 | 未找到相关内容。 | 对比文件（CN101253569B）没有提及“写时钟总线”这一结构。目标专利中引入“写时钟总线”及其传播延迟，并明确“第二延迟电路”的建模排除了此延迟（或等于列解码时段减去此延迟）。对比文件中不存在这样的概念或配置。因此，该技术特征未被对比文件公开。 |
| **T**：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。 《未公开》 | 未找到相关内容。 | 如特征L和M所述，对比文件未公开“哑字线”和“哑位线”，因此更不可能公开耦合在两者之间的反相器（如目标专利中的反相器280）及其配置。该技术特征未被对比文件公开。 |
| **U**：其特征在于，所述哑位总线包括金属层中对应的迹线。 《未公开》 | 未找到相关内容。 | 如特征R所述，对比文件未公开“哑位总线”，因此不可能公开其物理实现方式（如金属层迹线）。该技术特征未被对比文件公开。 |
| **V**：其特征在于，所述哑位总线包括折叠的哑位总线。 《未公开》 | 未找到相关内容。 | 如特征R所述，对比文件未公开“哑位总线”，因此更不可能公开其“折叠的”具体结构。该技术特征未被对比文件公开。 |
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