**对比文件名称**：2013-09-19_US2013242678A_发明申请_US20130242678A1 SIGNAL TRACKING IN WRITE OPERATIONS OF MEMORY CELLS
**目标专利名称**：跨不同功率域的字线和位线跟踪 CN107438883B
**本次调用模型名称**：DeepSeek-R1
**特征比对表格**
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号 **《隐含公开》** | [0023] 段：...memory macro 100 includes a write word line (WWL) tracking circuit 150...；[0037] 段：...tracking WWL driver 228 is activated to invert signal WWLTrackingIn. As a result, signal WWLTracking is generated...；[0040] 段：Signal WWLTracking at node NWLTkB... experiences the time delay of two write word lines. | 对比文件公开了写-字线(WWL)跟踪电路150（图2B）。该电路接收写时钟信号WCLK（见[0023]段），并通过跟踪WWL驱动器228生成信号WWLTracking。该信号模拟了字线（WWL）从被激活到传递到远处单元（如[0020]段所述）的延迟，即模拟了行解码（字线发展）的延迟。其作用是覆盖行方向的最坏情况写入时序（[0037]段），与目标专利中第一延迟电路模拟行解码时段以产生第一输出信号的作用相同。虽然对比文件未明确使用“第一延迟电路”的术语，但其描述的WWL跟踪电路150在功能和效果上构成了一个延迟电路，用于模拟行解码延迟并产生输出信号（WWLTracking）。因此，本领域技术人员可以合理推断出该技术特征。 |
| **技术特征B**：，所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分， **《未公开》** | 无 | 目标专利明确强调其发明背景和核心在于区分逻辑功率域（CX）和存储器功率域（MX），并利用不同功率域的延迟路径来准确建模可变延迟（见[0008]-[0009], [0031]-[0033]段）。对比文件全文未提及“逻辑功率域”（logic power domain）、“存储器功率域”（memory power domain）或不同电源轨供电的概念，也未描述跟踪电路150中哪部分电路属于逻辑功率域。因此，对比文件完全没有公开“逻辑功率域部分”这一限定特征。 |
| **技术特征C**：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器 **《未公开》** | 无 | 电平移位器（level shifter）是目标专利用于在不同功率域（不同电源电压）之间转换信号的关键部件（见[0012]段）。对比文件全文未提及任何电平移位器，也未涉及将信号从一个电源域电平转换到另一个电源域的操作。WWL跟踪电路150的驱动器和信号路径均未描述包含电平移位功能。因此，该特征未被公开。 |
| **技术特征D**：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号 **《隐含公开》** | [0023] 段：...memory macro 100 includes a write bit line (WBL) tracking circuit 140...；[0030] 段：...WBL tracking circuit 140 is used to generate write signals that cover the worst case write condition for memory cells 122 in a column...；[0033] 段：...signal WBLTracking... is delayed more than signal WBLCell at any memory cell 122 in column C1... covers the write timing for the worst case condition in a column... | 对比文件公开了写-位线(WBL)跟踪电路140（图2A）。该电路接收写时钟信号WCLK（见[0023]段），并通过跟踪WBL驱动器205生成信号WBLTracking。该信号模拟了位线（WBL）从被驱动到放电至低电平的延迟（[0033]段），即模拟了列解码（位线发展/放电）的延迟。其作用是覆盖列方向的最坏情况写入时序（[0030]段），与目标专利中第二延迟电路模拟列解码时段以产生第二输出信号的作用相同。虽然对比文件未明确使用“第二延迟电路”的术语，但其描述的WBL跟踪电路140在功能和效果上构成了一个延迟电路，用于模拟列解码延迟并产生输出信号（WBLTracking）。因此，本领域技术人员可以合理推断出该技术特征。 |
| **技术特征E**：，所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器， **《未公开》** | 无 | 同特征C，电平移位器是目标专利的关键部件。对比文件全文未提及任何电平移位器，也未提及“哑写时钟”（dummy write clock）的概念。WBL跟踪电路140的驱动器和信号路径均未描述包含电平移位功能。因此，该特征未被公开。 |
| **技术特征F**：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分 **《未公开》** | 无 | 此特征依赖于特征E中定义的“哑写时钟”，而该概念在对比文件中不存在。此外，对比文件未划分逻辑功率域和存储器功率域，因此无法识别出“存储器功率域部分”。虽然WBL跟踪电路140包含延迟路径（如WBLTk/WBLBTk线），但该路径未被描述为专门处理“哑写时钟”或在特定“存储器功率域”中运作。因此，该特征未被公开。 |
| **技术特征G**：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。 **《直接公开》** | [0043] 段：NOR gate 280 receives signals WWLTrackingB and WBLTracking as inputs and provides reset signal WriteReset as an output. ... Effectively, signal WriteReset is activated or turned logically high by the slower of two signals WWLTracking and WBLTracking. | 对比文件明确公开了选择电路200C（图2C），其中包含逻辑门（NOR门280）。该NOR门接收来自WWL跟踪电路150的信号WWLTrackingB（即WWLTracking的反相信号）和来自WBL跟踪电路140的信号WBLTracking。其输出是写复位信号WriteReset。该电路的功能是等待两个输入信号（分别代表行和列方向的跟踪延迟）都达到触发条件（低电平）时，才断言（拉高）WriteReset信号（[0043]段）。这直接对应于目标专利中逻辑电路响应于两个模拟延迟（行解码和列解码时段）的完成而处理两个输出信号以断言逻辑输出信号的技术特征。作用完全相同，都是基于两个跟踪路径的完成来生成控制信号。 |
| **技术特征H**：其特征在于，进一步包括：存储器功率域字线 **《隐含公开》** | [0024]段：...write word line having signal WWLCell...；[0050]段：Write word line WWL is coupled to each gate of transistors N3 and N4... | 对比文件描述了实际存储器操作中存在的字线（WWL），用于控制对存储单元的写入访问（[0024], [0050]段）。虽然对比文件没有明确使用“存储器功率域”这一术语，但根据本领域公知常识，存储器的字线通常由存储器电源电压供电。在对比文件描述的电路上下文中，本领域技术人员可以毫无疑义地理解其中必然存在用于实际写入操作的存储器字线。因此，该特征被隐含公开。 |
| **技术特征I**：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。 **《隐含公开》** | [0026]段：...based on a rising edge of clock signal WCLK..., write word line (WWL) driver 128 is activated to invert signal WWLIn to generate signal WWLCell. In other words, signal WWLCell is activated. Compared with signal WWLCell at node NWLA, the time delay of signal WWLCell at memory cell 122-1 is approximately the time delay of one write word line... the time delay of signal WWLCell at memory cell 122-1 is the longest time delay.；[0040]段：...signal WWLTracking at node NWLTkB... experiences the time delay of two write word lines. ... the time delay experienced by signal WWLTracking... is greater than the time delay experienced by signal WWLCell at any memory 122 on row R1... As a result, when signal WWLTracking... is used to generate signal WriteReset, signal WWLTracking covers the worst case write situation... | 对比文件公开了实际字线发展路径（包括WWL驱动器128等）响应于写时钟WCLK的上升沿而激活字线信号WWLCell（[0026]段），并描述了从时钟边沿到字线信号到达远处单元（122-1）的延迟是“最长延迟”。同时，WWL跟踪电路150生成的WWLTracking信号模拟了“两个写-字线”的延迟，并且该延迟大于任何实际单元处WWLCell信号的延迟（[0040]段）。虽然跟踪信号模拟的延迟（两倍字线）大于实际路径延迟（一倍字线），但其目的是覆盖最坏情况，即模拟的延迟不小于实际延迟。从作用上看，两者都是对行解码（字线发展）延迟的建模，只是建模的保守程度（覆盖最坏情况）不同。本领域技术人员可以理解，为了确保安全，跟踪电路模拟的延迟可以等于或大于实际延迟。因此，可以合理推断出第一延迟电路被配置为使得模拟的行解码时段等于（或至少覆盖）实际行解码时段。 |
| **技术特征J**：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。 **《未公开》** | 无 | 对比文件未提及“行解码总线”（row decoder bus）或“哑行解码总线”（dummy row decoder bus）的结构。其WWL跟踪电路150通过使用两倍长度的实际写-字线（TkWWL1和TkWWL2）来模拟延迟（[0038]段），这与目标专利中使用与字线发展路径中“行解码总线”长度匹配的“哑行解码总线”的结构不同。对比文件模拟的是字线本身的延迟，而非字线发展路径中前级总线（行解码总线）的延迟。因此，该具体结构特征未被公开。 |
| **技术特征K**：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。 **《未公开》** | 无 | 由于特征J中的“哑行解码总线”未被公开，其“折叠的”具体形式更无从谈起。对比文件未描述任何总线的折叠结构。 |
| **技术特征L**：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线 **《隐含公开》** | [0038]段：...tracking WWL driver 228 is activated to invert signal WWLTrackingIn. As a result, signal WWLTracking is generated on write word line TkWWL2 coupled to write word line TkWWL1. | 对比文件公开了WWL跟踪电路150中包含跟踪写-字线（TkWWL1和TkWWL2）（[0038]段）。这些跟踪写-字线连接到跟踪电路中的存储单元，用于模拟实际字线的电学特性（电阻、电容）和延迟。这相当于目标专利中的“哑字线”。同时，逻辑门（NOR门280）的输出信号WriteReset用于控制（复位）跟踪信号WWLTracking的下降沿（见[0055], [0059]段及图4A、4B），虽然驱动逻辑不完全相同（目标专利是直接驱动，对比文件是间接通过复位影响），但其核心思想都是利用逻辑电路的输出来影响或控制哑字线的状态，以完成时序建模。因此，该特征被隐含公开。 |
| **技术特征M**：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。 **《未公开》** | 无 | 目标专利中哑位线（285）是响应于哑字线（295）的断言（通过反相器280）而放电的（见[0040]-[0041]段），这是其延迟链的一部分。在对比文件中，存在跟踪位线（WBLTk/WBLBTk），但它们是由跟踪WBL驱动器205直接驱动放电的（[0033]段），响应于时钟WCLK，而不是响应于哑字线（TkWWL）的断言。对比文件中没有建立哑字线控制哑位线放电的机制。因此，该特征未被公开。 |
| **技术特征N**：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。 **《未公开》** | 无 | 对比文件中的WriteReset信号是由NOR门280直接根据两个跟踪信号（WWLTrackingB和WBLTracking）生成的（[0043]段），没有在哑位线放电之后再引入一个独立的“第三延迟电路”来进一步模拟位单元内部的写操作（翻转）时间。目标专利的延迟电路211（[0042]段）模拟了这个额外时段，而对比文件没有相应的结构。 |
| **技术特征O**：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。 **《未公开》** | 无 | 对比文件未描述任何耦合在跟踪位线（WBLTk/WBLBTk）与地之间的可选支路，也没有用于工艺角调谐的调谐信号（如tune1, tune2, tune3）。目标专利的该特征用于精细调整哑位线的放电速度以模拟不同工艺角（[0041]段），这是一个具体的设计细节，在对比文件中没有对应公开。 |
| **技术特征P**：其特征在于，进一步包括：存储器功率域位线 **《隐含公开》** | [0024]段：...signal WBLCell on a write bit line...；[0051]段：...write bit lines WBL and WBLB... | 对比文件描述了实际存储器操作中存在的位线（WBL/WBLB），用于向存储单元写入数据（[0024], [0051]段）。同特征H，虽然未明确使用“存储器功率域”术语，但本领域技术人员可以理解这些位线属于存储器电路的一部分。因此，该特征被隐含公开。 |
| **技术特征Q**：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。 **《隐含公开》** | [0027]段：...After a rising edge of clock signal WCLK, WBL driver 155 is activated to invert signal WBLIn. As a result, the signal at the output of WBL driver 155 is logically low. ...signal WBLCell... is pulled to a low logical value... Compared with signal WBLCell at node NBLA, the time delay of signal WBLCell at memory cell 122-1 is approximately the time delay of one write bit line... and is the longest time delay...；[0033]段：...signal WBLTracking... is delayed more than signal WBLCell at any memory cell 122 in column C1... covers the write timing for the worst case condition in a column... | 对比文件公开了实际位线发展路径（包括WBL驱动器155、晶体管160等）响应于写时钟WCLK的上升沿和数据信号（WBLIn）而使位线信号WBLCell放电（拉低）（[0027]段），并描述了从时钟边沿到位线信号到达远处单元（122-1）的延迟是“最长延迟”。同时，WBL跟踪电路140生成的WBLTracking信号模拟了延迟，并且该延迟大于任何实际单元处WBLCell信号的延迟（[0033]段，通过使用两条耦合的跟踪位线WBLTk和WBLBTk实现更长延迟）。同特征I，虽然跟踪信号模拟的延迟（两倍位线）大于实际路径延迟（一倍位线），但其目的是覆盖最坏情况。本领域技术人员可以理解，模拟的列解码时段可以等于或大于实际列解码时段，即至少覆盖其一部分。因此，该特征被隐含公开。 |
| **技术特征R**：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。 **《未公开》** | 无 | 对比文件未提及“哑位总线”（dummy bit bus）这一结构。其WBL跟踪电路140通过使用两条耦合的跟踪位线（WBLTk和WBLBTk）来模拟位线延迟（[0032]-[0033]段），这与目标专利中模拟位线发展路径中“位总线”延迟的“哑位总线”结构不同。目标专利的哑位总线（270）用于模拟位线发展路径中位于电平移位器之后的总线部分（位总线170）的延迟（见[0037]段），而对比文件模拟的是最终到位单元的位线本身的延迟。因此，该具体结构特征未被公开。 |
| **技术特征S**：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。 **《未公开》** | 无 | 对比文件未提及“写时钟总线”（write clock bus）或其传播延迟的概念。目标专利该特征涉及一个非常具体的建模细节：因为写时钟总线的延迟与字线延迟类似，所以在位线跟踪路径中可以不单独模拟它（[0038]段）。对比文件的跟踪方案没有体现这种对特定总线延迟的区分和补偿。 |
| **技术特征T**：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。 **《未公开》** | 无 | 对比文件中不存在哑字线（TkWWL）直接通过一个反相器来控制哑位线（WBLTk）放电的结构。如特征M所述，对比文件的哑位线是由其自身的驱动器直接驱动的。因此，该具体的耦合关系未被公开。 |
| **技术特征U**：其特征在于，所述哑位总线包括金属层中对应的迹线。 **《未公开》** | 无 | 由于特征R中的“哑位总线”未被公开，其“金属层中对应的迹线”的具体实现方式更无从谈起。对比文件未描述跟踪线路的物理实现层。 |
| **技术特征V**：其特征在于，所述哑位总线包括折叠的哑位总线。 **《未公开》** | 无 | 由于特征R中的“哑位总线”未被公开，其“折叠的”具体形式更无从谈起。对比文件未描述任何总线的折叠结构。 |
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