**对比文件名称**：2015-09-09_CN102612715B_发明授权_CN102612715B 操作存储器装置的系统及方法
**目标专利名称**：跨不同功率域的字线和位线跟踪CN107438883B
**模型名称**：专利创造性评估模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A《未公开》**<br>包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号。 | 未找到直接对应内容。对比文件中的“时序电路232”（图2，[0028]段）接收输入信号231并产生第一信号201和第二信号203，但未明确其为用于“模拟行解码时段”的“第一延迟电路”。 | 目标专利中“第一延迟电路”用于模拟写操作中的“行解码时段”（即字线发展路径的延迟）。对比文件中的“时序电路232”用于在读取操作中产生分别触发回路电路和字线启用电路的时序信号（第一信号201和第二信号203）。两者功能不同：目标专利旨在建模跨功率域的延迟以确定写完成时间；对比文件旨在控制读操作中字线启用和读出放大器启用的先后时序以应对电压变化。本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出存在一个专门用于“模拟行解码时段以产生第一输出信号”的延迟电路。 |
| **技术特征B《隐含公开》**<br>所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分。 | “时序电路232包括用以接收输入信号231的输入端250...第一组门234（例如，串联耦合的反相器）适于将延迟施加到输入信号231，从而在第一输出端252处产生第一信号201。”（[0028]段）<br>“逻辑电压域260...供应电压262(Vdd_L)”（[0030]段） | 目标专利中“逻辑功率域部分”的作用是延迟时钟信号。对比文件中明确记载了“时序电路232”包含“第一组门234”用于施加延迟以产生第一信号201，并且该系统存在“逻辑电压域260”。虽然对比文件未明确将“第一组门234”称为“第一延迟电路的逻辑功率域部分”，但其位于逻辑电压域中并起到延迟输入信号（可对应于存储器时钟）的作用。本领域技术人员可以合理推断，在逻辑电压域中设置延迟路径（如反相器链）以实现信号延迟是一种常见技术手段。因此，该技术特征被对比文件隐含公开。 |
| **技术特征C《未公开》**<br>所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器。 | “可将电平移位器（未图示）耦合于字线启用电路212与字线驱动器238之间以将字线启用信号213的电压从逻辑电压域260调整到存储器电压域264。”（[0030]段） | 目标专利中“第一电平移位器”是“第一延迟电路”的一部分，其作用是将逻辑功率域中经延迟的信号电平移位到存储器功率域，以产生最终的“第一输出信号”。对比文件虽然提及了在字线启用路径中可能需要电平移位器，但该电平移位器并非集成在用于产生第一信号201的“时序电路232”（即推测的对应“第一延迟电路”）中，也不是用于产生“第一输出信号”。电平移位器在对比文件中的作用是实现域间电压转换，而非作为特定延迟电路的最后输出级。两者作用与所属结构不同，本领域技术人员无法直接或合理地推断出对比文件公开了此特征。 |
| **技术特征D《未公开》**<br>第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号。 | “回路电路214耦合到虚设位线243...回路电路214可为可编程的，以维持在激活字线206处的字线信号与激活读出放大器启用信号205之间的实质上恒定的延迟。”（[0032]段） | 目标专利中“第二延迟电路”用于模拟写操作中的“列解码时段”（即位线发展路径的延迟）。对比文件中的“回路电路214”用于产生“读出放大器启用信号205”，其延迟模拟了位线放电产生足够电压差所需的时间（用于读操作）。尽管两者都涉及对位线相关延迟的建模，但目标专利针对“写操作”的列解码延迟，而对比文件针对“读操作”的位线差分建立延迟。功能和应用场景存在本质区别。此外，“回路电路214”的触发信号是第一信号201，并非直接延迟“存储器时钟信号”。因此，该技术特征未被公开。 |
| **技术特征E《隐含公开》**<br>所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器。 | “可将电平移位器（未图示）耦合于字线启用电路212与字线驱动器238之间以将字线启用信号213的电压从逻辑电压域260调整到存储器电压域264。”（[0030]段）<br>系统200存在“逻辑电压域260”和“存储器电压域264”（[0030]段）。 | 目标专利中“第二电平移位器”的作用是将时钟信号从逻辑功率域转换到存储器功率域。对比文件明确指出了在逻辑电压域与存储器电压域之间进行信号传递时可能需要电平移位器（虽然图中未示出但文字提及）。虽然对比文件未明确将该电平移位器描述为“第二延迟电路”的一部分或用于产生“哑写时钟”，但本领域技术人员可以理解，当信号需要跨具有不同电压的域（逻辑域和存储器域）传播时，使用电平移位器是必然的、隐含的技术手段。因此，该特征被隐含公开。 |
| **技术特征F《未公开》**<br>所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分。 | “回路电路214...包括可编程电路部分244...逻辑电路部分246。”（[0032]段）<br>“逻辑电路部分246包括在逻辑域供应电压Vdd L 262降低时可以减小的速度操作的电路”（[0033]段） | 目标专利中“存储器功率域部分”是“第二延迟电路”中位于电平移位器之后、在存储器功率域内进行延迟的部分。对比文件中的“回路电路214”虽然模拟延迟，但其“逻辑电路部分246”被明确指出其延迟受“逻辑域供应电压”影响，表明其主要在逻辑电压域中操作，而非在存储器功率域中。对比文件未公开在存储器电压域内设置有专门用于延迟“哑写时钟”的电路部分。因此，该技术特征未被公开。 |
| **技术特征G《未公开》**<br>以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。 | 未找到对应内容。对比文件中，“第一信号201”触发回路电路214，“第二信号203”触发字线启用电路212，二者独立工作。回路电路214产生SAEN信号205，字线启用电路212产生WLEN信号213，没有逻辑电路需要同时接收这两个信号并据此断言一个统一的逻辑输出信号。 | 目标专利中“逻辑电路”（如NOR门212）的核心作用是等待模拟行解码和列解码的两个延迟路径均完成后，才断言最终的逻辑输出信号（用于驱动后续哑字线）。这是一种“与”逻辑关系。对比文件中的时序控制机制完全不同：它通过使第一信号早于第二信号发出，让回路电路提前启动，以补偿其可能因低电压而增加的延迟，从而确保字线激活与读出放大器启用之间的延迟恒定。不存在一个需要同时判断两个路径完成状态的逻辑电路。两者技术手段和作用均不相同。 |
| **技术特征H《直接公开》**<br>其特征在于，进一步包括：存储器功率域字线。 | “字线206”（[0028]段）<br>“存储器电压域264可具有比逻辑电压域260的供应电压262(Vdd_L)高的供应电压266(Vdd_H)。”（[0030]段） | 目标专利中“存储器功率域字线”是位于存储器功率域中的字线。对比文件明确公开了“字线206”，并且系统明确划分了“存储器电压域264”，字线驱动器238及位单元202位于此域中，因此字线206必然处于存储器电压（功率）域中。作用均为对存储单元进行寻址。因此，该技术特征被对比文件直接公开。 |
| **技术特征I《未公开》**<br>字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。 | “字线启用电路212经配置以响应于接收第二信号203而将字线启用(WLEN)信号213提供到字线驱动器238...字线驱动器238在字线206上产生字线信号。”（[0029], [0045]段）<br>“响应于输入信号231...通过将第二延迟添加到第一信号来产生第二信号203。”（[0056]段） | 目标专利定义了明确的“行解码时段”概念，即实际字线发展路径的延迟，并要求跟踪电路中的第一延迟电路精确模拟此时段。对比文件虽然描述了从输入信号231到字线206激活的路径（包含时序电路232、字线启用电路212、字线驱动器238），但并未将此路径延迟定义或表征为“行解码时段”。更重要的是，对比文件完全没有公开任何用于“模拟”此时段并与实际路径延迟“相等”的“第一延迟电路”。两者技术方案不同。 |
| **技术特征J《未公开》**<br>其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。 | 未找到关于“行解码总线”或“哑行解码总线”的任何记载。 | 目标专利中“行解码总线”和“哑行解码总线”是用于对物理布局引起的RC延迟进行建模的具体结构特征。对比文件全文未提及任何与“行解码总线”或其哑元（dummy）副本相关的内容。因此，该技术特征未被公开。 |
| **技术特征K《未公开》**<br>其特征在于，所述哑行解码总线包括折叠的哑行解码总线。 | 未找到关于“折叠的哑行解码总线”的任何记载。 | 同上，对比文件未公开“哑行解码总线”，更未公开其“折叠”的具体结构。因此，该技术特征未被公开。 |
| **技术特征L《隐含公开》**<br>其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线。 | “存储器装置220还可包括虚设字线242，所述虚设字线242经由多个虚设单元240耦合到虚设位线243。虚设字线242...可模拟可能出现于字线206...上的电容及负载量。”（[0031]段） | 目标专利中“哑字线”用于模拟真实字线的电特性（如充电延迟）。对比文件明确公开了“虚设字线242”，其作用也是“模拟可能出现于字线206...上的电容及负载量”，即用于建模真实字线的电学特性。虽然驱动方式不同（目标专利由逻辑门输出驱动，对比文件中虚设字线242的具体驱动源未详细说明，但其与虚设单元和回路电路关联），但“包含一条用于模拟真实字线特性的哑（虚设）字线”这一核心概念已被对比文件公开。本领域技术人员可以合理推断存在这样的哑字线。因此，该特征被隐含公开。 |
| **技术特征M《未公开》**<br>以及哑位线，其被配置成响应于所述哑字线的断言而被放电。 | “虚设位线243...可对虚设位线243预充电，且已预充电虚设位线243的放电时间可接近于位线208及210中的一者在各种工艺、电压、温度或其它操作条件下的放电时间。”（[0031]段）<br>“通过第一信号201启用对虚设位线243的放电。”（[0032]段） | 目标专利中“哑位线”的放电是“响应于哑字线的断言”。对比文件虽然公开了“虚设位线243”及其放电，但其放电是由“第一信号201”启用，而不是响应于“虚设字线242”的断言。两者的触发机制和信号路径不同。对比文件未公开哑字线断言与哑位线放电之间的这种直接响应关系。 |
| **技术特征N《未公开》**<br>其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。 | 未找到关于“写操作时段”、“就绪输出信号”或用于模拟写操作时段的“第三延迟电路”的任何记载。对比文件涉及的是读取操作。 | 目标专利中该特征涉及对位单元内部写操作（如翻转）所需时间的建模，并产生表示写操作完成的“就绪信号”。对比文件专注于读取操作中位线差分电压的建立和读出放大器的启用，完全不涉及“写操作时段”的建模或“就绪输出信号”的产生。因此，该技术特征未被公开。 |
| **技术特征O《直接公开》**<br>其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。 | “可编程电路部分244包括多个放电装置248，所述多个放电装置248耦合到虚设位线243且可控制以实现已预充电虚设位线243的可调放电速率...控制信号214可包括到多个放电装置248的一个或一个以上信号，以(例如)对开关晶体管的一个或一个以上栅极加偏压，从而增加或减小已预充电虚设位线243的放电速率。”（[0032]段） | 目标专利中“多条可选支路”用于调节哑位线的放电速率以模拟不同工艺角。对比文件中的“多个放电装置248”同样耦合在虚设位线243与地之间（通过控制实现放电），并且由“控制信号214”控制其导通与否，以实现可调的放电速率。两者作用完全相同，都是通过可编程的并联放电路径来调整哑/虚设位线的放电行为。因此，该技术特征被对比文件直接公开。 |
| **技术特征P《直接公开》**<br>其特征在于，进一步包括：存储器功率域位线。 | “第一位线208及第二位线210”（[0028]段）<br>“存储器电压域264...”（[0030]段） | 目标专利中“存储器功率域位线”是位于存储器功率域中的位线。对比文件明确公开了“第一位线208及第二位线210”，并且位单元202及读出放大器204位于存储器电压域264中，因此位线208、210必然处于存储器电压（功率）域中。作用均为与存储单元进行数据交换。因此，该技术特征被对比文件直接公开。 |
| **技术特征Q《隐含公开》**<br>其特征在于，进一步包括：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。 | 未找到关于“写操作”的位线放电路径描述。对比文件涉及读操作，位线放电是由被激活的字线接通位单元后开始的（[0045]段）。回路电路214通过虚设位线243模拟了位线放电延迟（[0031]-[0033]段）。 | 目标专利中“位线发展路径”和“列解码时段”是针对写操作定义的。对比文件虽针对读操作，但同样存在真实的位线放电现象（位线208/210）和用于模拟此放电延迟的回路电路（含虚设位线243）。尽管应用场景（读/写）不同，但“使用一条路径（含哑元）来模拟实际位线放电延迟”的核心思想是相通的。本领域技术人员可以从对比文件公开的“使用虚设位线模拟位线放电延迟”这一概念，合理推断出在写操作场景中，也可以采用类似思路来模拟写操作位线放电路径（列解码）的延迟。因此，该特征被隐含公开。 |
| **技术特征R《未公开》**<br>其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。 | 未找到关于“哑位总线”的任何记载。 | 目标专利中“哑位总线”是用于对位线发展路径中全局位总线（如位总线170）的传输延迟进行建模的具体结构。对比文件未提及任何类似“位总线”或其哑元副本的结构。因此，该技术特征未被公开。 |
| **技术特征S《未公开》**<br>其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。 | 未找到关于“写时钟总线”的任何记载。 | 目标专利中“写时钟总线”及其延迟是位线发展路径中的一个特定部分。对比文件未提及任何与“写时钟总线”相关的内容，更未公开从列解码总延迟中减去其延迟的建模方法。因此，该技术特征未被公开。 |
| **技术特征T《未公开》**<br>其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。 | 未找到在哑字线（虚设字线242）和哑位线（虚设位线243）之间存在反相器的记载。虚设位线243的放电由第一信号201和放电装置248控制（[0032]段）。 | 目标专利中该特征限定了哑字线驱动哑位线放电的具体电路结构（通过反相器）。对比文件未公开这种具体的连接关系。两者在哑字线与哑位线之间的互动机制上不同。因此，该技术特征未被公开。 |
| **技术特征U《未公开》**<br>其特征在于，所述哑位总线包括金属层中对应的迹线。 | 未找到关于“哑位总线”或其构成的任何记载。 | 同特征R，对比文件未公开“哑位总线”，因此其具体物理实现（金属层迹线）也未被公开。 |
| **技术特征V《未公开》**<br>其特征在于，所述哑位总线包括折叠的哑位总线。 | 未找到关于“哑位总线”或其“折叠”结构的任何记载。 | 同特征R，对比文件未公开“哑位总线”，因此其折叠结构也未被公开。 |
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