对比文件名称：2013-12-05_US2013322193A_发明申请_US20130322193A1 MEMORY HAVING SELF-TIMED EDGE-DETECTION WRITE TRACKING
目标专利名称：跨不同功率域的字线和位线跟踪 CN107438883B
本次调用的模型名称：DeepSeek
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号。 | [0022] The STCLK signal is provided to STRDEC 102... The STCLK signal then propagates toward a half number of RDECs 103 (or a half number of rows of RDECs 103) with proper loading of the memory cell's transistor gates so as to return back to STRDEC 102. Consequently, the STCLK signal tracks the pre-decoded signal path for matching the generation of an actual write word-line. The STWL is generated in STRDEC 102 at the arrival of positive edge of the STCLK. | 对比文件公开了自定时行解码器（STRDEC）接收自定时时钟（STCLK）并生成自定时字线（STWL）。STRDEC的路径（STCLK信号传播并返回）旨在匹配实际写字线的生成路径，因此其对时钟信号的处理（包括传播延迟）是为了模拟实际字线生成（即行解码）所需的时间。该电路（STRDEC及其路径）可被视为被配置为将时钟信号延迟以产生输出信号（STWL）的第一延迟电路，其目的是匹配/模拟实际的行解码时段。因此，本领域技术人员能够毫无疑义地得出对比文件公开了该技术特征。<<<A>>> |
| **技术特征B**：，所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分， | 未公开。对比文件全篇未提及“逻辑功率域”（logic power domain）或类似概念，也未区分不同电源电压域。 | 目标专利强调其创新点在于区分了逻辑功率域（CX）和存储器功率域（MX），并利用此区分来精确建模延迟。对比文件描述的电路架构中，所有提及的组件（如STRDEC、STCOL、STROW等）均未按不同电源域进行划分或描述。因此，对比文件未公开第一延迟电路包含逻辑功率域部分这一限定。 |
| **技术特征C**：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器 | 未公开。对比文件全篇未提及“电平移位器”（level shifter）或在不同电压域之间进行信号电平转换的功能。 | 电平移位器是目标专利中用于连接逻辑功率域和存储器功率域的关键部件，用于根据存储器电源电压对信号进行电平转换。对比文件的电路描述中未出现任何电平移位器结构或功能，也未暗示存在不同电压域间的信号转换需求。因此，对比文件未公开该技术特征。 |
| **技术特征D**：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号 | [0025] STCOL 105 is desirably employed to imitate the bitline loading during a write operation. [0026] STROW 106 ... is desirably located ... to track with relatively exact precision the bitline loading of an actual row. [0030] WRDRV 116 generates the WSTBL signal and its complement WSTBLN, which are then provided into the N bitcells of STCOL 105. | 对比文件公开了自定时列（STCOL）和自定时行（STROW）用于模仿位线加载。自定时输入输出模块（STIO）中的写驱动器（WRDRV）接收STCLK并生成写入自定时位线信号（WSTBL/WSTBLN）。该路径（STCLK -> WRDRV -> 位线信号）涉及对时钟信号的延迟，以模拟位线相关操作（可对应于列解码和位线驱动）的时段，并产生输出信号（WSTBL/WSTBLN）。因此，本领域技术人员可以合理推断存在一个延迟路径（涉及WRDRV及STCOL/STROW的加载）用于模拟列解码/位线驱动时段并产生输出信号。<<<d>>> |
| **技术特征E**：，所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器， | 未公开。 | 理由同技术特征C。对比文件未提及任何电平移位器，也未区分存储器功率域。因此，不存在将时钟信号电平移位成“存储器功率域哑写时钟”的第二电平移位器。 |
| **技术特征F**：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分 | 未公开。 | 理由同技术特征B、C、E。对比文件未区分逻辑和存储器功率域，因此不存在明确归属于“存储器功率域部分”的延迟路径。虽然STCOL/STROW/WRDRV可能被视为在存储器阵列区域，但文件未从电源域角度进行划分。因此，对比文件未公开该明确的“存储器功率域部分”的限定。 |
| **技术特征G**：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。 | [0032] When i) the positive edge of STCLK is generated at the beginning of a write cycle, ii) a falling edge of the T node or a rising edge of the C node of EDC 118, or iii) a rising edge of the T node or a falling edge of the C node of STBITCELL 107, occurs, this event results in a falling edge of the RST signal. ... The RST signal generated by EDC 118 is then provided to CLKGEN 112, which resets CLKGEN 112, which, in turn, resets the STCLK. As such, the actual write word-line and the STWL are disabled or otherwise shut off... | 对比文件公开了边沿检测电路（EDC）接收自定时位单元（STBITCELL）内部节点（T, C）的信号，这些节点的翻转（由STWL和WSTBL/WSTBLN触发，分别对应行和列/位线路径的完成）被检测到后，EDC产生复位信号（RST）。RST信号用于复位时钟生成器（CLKGEN），从而结束写周期。EDC可被视为一种逻辑电路，它处理来自行路径（通过STWL触发位单元）和列/位线路径（通过WSTBL/WSTBLN触发位单元）的信号，并在两者都完成后（即节点翻转）断言其输出信号（RST）。因此，本领域技术人员能够从对比文件公开的内容中合理推断出该技术特征。<<<g>>> |
| **技术特征H**：其特征在于，进一步包括：存储器功率域字线 | [0022] ... triggers a self-timed word-line (STWL). ... The STWL is generated in STRDEC 102 ... [0026] The STWL travels toward a halfway point of columns of STROW 106 and returns back ... to track the actual write word-line path. | 对比文件明确公开了“自定时字线（STWL）”，它是由STRDEC生成的用于跟踪的字线。虽然未明确标注为“存储器功率域”，但其功能和定位（用于模仿实际字线）与目标专利的“存储器功率域字线”相对应。本领域技术人员能够毫无疑义地得出对比文件公开了字线。<<<H>>> |
| **技术特征I**：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。 | [0022] The STCLK signal then propagates toward a half number of RDECs 103 ... with proper loading ... so as to return back to STRDEC 102. Consequently, the STCLK signal tracks the pre-decoded signal path for matching the generation of an actual write word-line. The STWL is generated in STRDEC 102 at the arrival of positive edge of the STCLK. ... The returned STWL is then applied to STBITCELL 107. In this manner, the STWL imitates the loading of one full regular row. | 对比文件描述了STCLK信号传播并返回的路径（模仿预解码信号路径），以及STRDEC在STCLK边沿到达时生成STWL。STWL被设计用于匹配实际写字线的生成。因此，存在一个字线发展路径（STCLK传播路径 -> STRDEC -> STWL传播路径），其响应于时钟边沿断言STWL，且该路径的延迟旨在等于（模仿）实际行解码（字线生成）的延迟。第一延迟电路（STRDEC及其路径）正是为了模拟这个行解码时段。因此，本领域技术人员能够从对比文件的描述中直接得出该技术特征。<<<I>>> |
| **技术特征J**：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。 | [0022] ... propagates toward a half number of RDECs 103 (or a half number of rows of RDECs 103) with proper loading of the memory cell's transistor gates so as to return back to STRDEC 102. ... [0026] The STWL travels toward a halfway point of columns of STROW 106 and returns back (halfway loopback) to track the actual write word-line path. | 对比文件描述了STCLK信号和STWL信号的传播路径采用了“半程环回”（halfway loopback）结构，以匹配实际行解码总线（或字线）的电阻-电容（RC）和门负载。这种设计意味着在跟踪路径中包含了具有特定长度/负载的传导路径（可理解为“哑”总线），其长度/负载被配置为等于（或匹配）实际路径（字线发展路径中的行解码总线或字线本身）的长度/负载。因此，本领域技术人员能够合理推断出第一延迟电路中包含了用于匹配实际行解码总线长度的哑行解码总线。<<<j>>> |
| **技术特征K**：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。 | 未明确公开。对比文件仅提及“halfway loopback”（半程环回）以匹配负载，但未明确描述该环回路径是“折叠的”（folded）物理布局。 | “折叠”是一种具体的物理布局实现方式，用于在有限面积内实现长导线。对比文件公开了环回路径以匹配长度/负载，这暗示了路径可能被布置以节省面积，但并未明确揭示“折叠”这一具体结构特征。因此，对比文件未直接或隐含公开“折叠的哑行解码总线”。 |
| **技术特征L**：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线 | [0022] ... The STWL is generated in STRDEC 102 ... [0026] The STWL travels ... to track the actual write word-line path. The returned STWL is then applied to STBITCELL 107. | 对比文件明确公开了“自定时字线（STWL）”，它是由STRDEC生成的、用于跟踪实际字线的哑字线。虽然未明确说明由“逻辑门”驱动，但STWL是由STRDEC电路（可包含逻辑门）基于STCLK信号生成的。因此，本领域技术人员能够毫无疑义地得出对比文件公开了哑字线。<<<L>>> |
| **技术特征M**：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。 | [0025] STCOL 105 ... The N bitcells have a common bitline defined as write self-timed bitline (WSTBL) and write self-timed bitline-bar (WSTBLN). ... [0041] ... the positive edge on STWL along with the falling edge on WSTBL (or WSTBLN) results in toggling of internal nodes, T and C, of STBITCELL 107... | 对比文件公开了写入自定时位线（WSTBL/WSTBLN），它们是STCOL中的公共位线，用于模仿实际位线加载。在写跟踪操作中，STWL的断言（正边沿）与WSTBL（或WSTBLN）的下降沿共同作用，导致STBITCELL内部节点翻转。WSTBL/WSTBLN的放电（下降沿）是写操作的一部分，虽然其触发直接来自于WRDRV（由STCLK触发），但整个操作序列（STCLK -> WRDRV使能位线 -> STWL断言 -> 位单元翻转）是关联的。严格来说，哑位线（WSTBL）的放电并非直接“响应于哑字线的断言”，而是响应于写驱动器的驱动，而哑字线断言是访问位单元的条件。然而，考虑到写跟踪的整体目的是模拟实际写操作，且哑字线断言是哑位线有效放电（对位单元进行写操作）的必要条件，本领域技术人员可以合理推断哑位线被配置为在哑字线断言期间（作为写操作的一部分）被放电。<<<m>>> |
| **技术特征N**：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。 | [0032] ... When ... a rising edge of the T node or a falling edge of the C node of STBITCELL 107, occurs, this event results in a falling edge of the RST signal. ... The RST signal generated by EDC 118 is then provided to CLKGEN 112, which resets CLKGEN 112... [0041] ... the positive edge on STWL along with the falling edge on WSTBL (or WSTBLN) results in toggling of internal nodes, T and C, of STBITCELL 107 which flips contents of STBITCELL 107 to an opposite state in a write cycle. | 对比文件中的边沿检测电路（EDC）检测STBITCELL内部节点（T, C）的翻转（由STWL和WSTBL/WSTBLN触发），并在检测到翻转时生成复位信号（RST）。STBITCELL的翻转模拟了实际位单元的写操作（内容反转）。RST信号的生成可被视为表示所模拟的写操作（即对哑位单元的写操作）的完成。RST信号用于复位时钟、结束写周期，其功能类似于“就绪输出信号”。EDC及其关联的路径（从哑位线放电到节点翻转检测）可以被视为一种延迟电路，它在哑位线放电后、哑位单元写操作完成时断言输出信号（RST）。因此，本领域技术人员能够合理推断出该技术特征。<<<n>>> |
| **技术特征O**：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。 | 未公开。 | 对比文件未提及任何用于调谐哑位线放电速度的可选支路或调谐信号。目标专利的该特征涉及工艺角调谐的具体电路实现，对比文件中完全没有对应内容。 |
| **技术特征P**：其特征在于，进一步包括：存储器功率域位线 | [0025] ... The N bitcells have a common bitline defined as write self-timed bitline (WSTBL) and write self-timed bitline-bar (WSTBLN). | 对比文件明确公开了“写入自定时位线（WSTBL/WSTBLN）”，它们是用于跟踪的自定时列（STCOL）中的位线。虽然未明确标注为“存储器功率域”，但其功能和定位（用于模仿实际位线）与目标专利的“存储器功率域位线”相对应。本领域技术人员能够毫无疑义地得出对比文件公开了位线。<<<P>>> |
| **技术特征Q**：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。 | [0030] WRDRV 116 ... receives a complement of the T node of STBITCELL 107 as D node of WRDRV 116, WRDRV 116 also receives a complement of the C node of STBITCELL 107 as DN node of WRDRV 116. The STCLK is also provided to WRDRV 116. With these three inputs, WRDRV 116 generates the WSTBL signal and its complement WSTBLN... [0041] ... the positive edge on STWL along with the falling edge on WSTBL (or WSTBLN) results in toggling of internal nodes, T and C, of STBITCELL 107... | 对比文件公开了写驱动器（WRDRV）接收STCLK和来自STBITCELL内部节点的数据（互补信号D, DN），并生成WSTBL/WSTBLN信号。该路径（STCLK -> WRDRV -> WSTBL/WSTBLN）响应于时钟边沿和数据信号，使自定时位线（WSTBL）放电（产生下降沿）。该路径的延迟旨在模拟实际位线操作（列解码/位线驱动）的延迟。第二延迟电路（涉及WRDRV及STCOL/STROW的加载）正是用于模拟这个列解码/位线驱动时段。因此，本领域技术人员能够从对比文件的描述中合理推断出该技术特征。<<<q>>> |
| **技术特征R**：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。 | [0025] STCOL 105 is a column containing N bitcells where N is the number of rows in memory array 104. ... STCOL 105 is desirably employed to imitate the bitline loading during a write operation. [0033] ... the resistance-capacitance and diffusion loading on WSTBL and WSTBLN of the bitcells of STCOL 105. | 对比文件公开了自定时列（STCOL）包含N个位单元，用于模仿写操作期间的位线加载。STCOL具有特定的长度和负载（电阻-电容和扩散负载），以对实际位线（可能跨越多个存储器组）的传输延迟进行建模。因此，STCOL可以视为一种“哑位总线”，其长度被配置为对跨存储器阵列的传输延迟进行建模。本领域技术人员能够合理推断出该特征。<<<r>>> |
| **技术特征S**：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。 | 未公开。 | 对比文件未提及任何独立的“写时钟总线”（write clock bus）或其传播延迟。目标专利该特征涉及从列解码时段中减去写时钟总线延迟的特定建模方式，对比文件中没有对应概念或描述。 |
| **技术特征T**：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。 | 未公开。 | 对比文件中，哑位线（WSTBL/WSTBLN）的放电是由写驱动器（WRDRV）直接驱动的，WRDRV由STCLK触发，而不是由哑字线（STWL）通过一个反相器来驱动放电。两者之间不存在所述的反相器耦合关系。因此，对比文件未公开该技术特征。 |
| **技术特征U**：其特征在于，所述哑位总线包括金属层中对应的迹线。 | 未明确公开。对比文件提及了“resistance-capacitance loading”（电阻-电容负载），这通常由金属迹线实现，但未明确说明哑位总线（STCOL）是“金属层中对应的迹线”。 | 本领域公知，集成电路中的互连负载（如位线）通常由金属层迹线实现。对比文件指出STCOL用于模仿位线加载，暗示其具有类似的物理特性。因此，本领域技术人员可以合理推断STCOL包括金属层中的迹线。<<<u>>> |
| **技术特征V**：其特征在于，所述哑位总线包括折叠的哑位总线。 | 未明确公开。对比文件未描述STCOL或相关路径具有“折叠的”（folded）物理布局。 | 对比文件仅说明STCOL是一个包含N个位单元的列，用于模仿负载，但未提及任何关于其物理布局为“折叠”结构的信息。因此，对比文件未直接或隐含公开该特征。 |
### 总结与代码输出
根据上述比对分析：
- **直接公开**的技术特征有：A, H, I, L, P。
- **隐含公开**的技术特征有：d, g, j, m, n, q, r, u。
- **未公开**的技术特征有：B, C, E, F, K, O, S, T, V。
因此，在回答结尾插入的代码应为：<<<A>>><<<H>>><<<I>>><<<L>>><<<P>>><<<d>>><<<g>>><<<j>>><<<m>>><<<n>>><<<q>>><<<r>>><<<u>>>