对比文件名称：2014-05-13_US8724421B_发明授权_US08724421B2 Dual rail power supply scheme for memories
目标专利名称：182跨不同功率域的字线和位线跟踪CN107438883B
本次调用的模型名称：DeepSeek
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号<br>《未公开》 | 对比文件未明确描述用于模拟行解码时段的专用第一延迟电路。 | 对比文件公开了时钟生成电路（例如图7的700），用于接收外部时钟CLK并产生内部时钟脉冲CLKP（参见[0043]-[0049]段）。该电路涉及延迟，但其核心功能是生成用于启动存储器周期的内部时钟脉冲，而非专门对“行解码时段”这一特定路径延迟进行建模。目标专利中的“第一延迟电路”是跟踪电路的一部分，专门用于模拟从时钟边沿到字线断言的行解码延迟（字线发展路径）。对比文件中的时钟生成电路虽在时序路径中，但未将其描述为对“行解码时段”进行建模的延迟电路。因此，本领域技术人员不能毫无疑义地或通过合理推断得出对比文件公开了技术特征A。 |
| 技术特征B：，所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分，<br>《未公开》 | 对比文件未明确描述在逻辑功率域（VDD域）中延迟时钟信号以提供经延迟信号的部分。 | 在对比文件的时钟生成电路700中（图7，[0043]-[0049]），输入时钟CLK来自VDD域，但电路本身主要描述为在VDDA域中操作（例如，使能信号在VDDA域生成，输出CLKP在VDDA域）。虽然输入信号CLK（VDD域）需被内部电路处理，但对比文件未明确划分出专门在“逻辑功率域”（对应VDD域）中执行延迟功能的部分。目标专利强调第一延迟电路包括在逻辑功率域（CX域）中延迟时钟的部分，而对比文件未公开此特定划分和功能。因此，本领域技术人员不能毫无疑义地或通过合理推断得出对比文件公开了技术特征B。 |
| 技术特征C：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器<br>《未公开》 | 对比文件公开了电平移位器，例如在时钟生成电路700中，电平移位器735位于复位电路路径中（参见[0043]段：“level shifter 735 is located outside a critical path of the clock signal”以及[0046]段）。 | 对比文件确实公开了电平移位器用于转换电压域。然而，目标专利中的“第一电平移位器”是“第一延迟电路”的组成部分，其作用是根据存储器电源电压对“经延迟信号”（来自逻辑功率域部分的输出）进行电平移位，以产生“第一输出信号”。该电平移位器位于模拟行解码时段的延迟路径中。对比文件中的电平移位器735虽然用于处理时钟信号，但其被明确置于时钟关键路径之外（在复位路径中），其功能是将CLK信号从VDD转换到VDDA以用于复位电路中的判断（[0049]段），而非作为延迟路径中的一环来产生用于模拟行解码完成的输出信号。两者在电路中的作用和位置不同。因此，本领域技术人员不能毫无疑义地或通过合理推断得出对比文件公开了技术特征C。 |
| 技术特征D：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号<br>《未公开》 | 对比文件未明确描述用于模拟列解码时段的专用第二延迟电路。 | 对比文件描述了自定时（ST）跟踪核心（例如图5的510）用于确定各种定时周期（[0040]段），这可能涉及对位线负载、单元驱动特性等进行监控的延迟。然而，对比文件未将该跟踪电路描述为专门配置成“将存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号”的“第二延迟电路”。目标专利的“第二延迟电路”是跟踪电路中专门模拟位线发展路径（列解码）延迟的部分。对比文件的自定时跟踪电路功能更泛泛，且未明确区分出针对“列解码时段”的独立延迟建模电路。因此，本领域技术人员不能毫无疑义地或通过合理推断得出对比文件公开了技术特征D。 |
| 技术特征E：，所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器，<br>《未公开》 | 对比文件公开了时钟生成电路700接收VDD域的CLK信号，并生成VDDA域的CLKP信号，这涉及电平转换（参见[0043]段）。但未提及“哑写时钟”概念。 | 对比文件公开了将时钟信号从一个电压域电平移位到另一个电压域。然而，目标专利中的“第二电平移位器”特指将存储器时钟信号移位成“存储器功率域哑写时钟”，该“哑写时钟”是用于模拟实际写时钟的跟踪信号。对比文件中虽有时钟电平移位，但未引入“哑写时钟”这一用于跟踪的特定概念。因此，本领域技术人员不能毫无疑义地或通过合理推断得出对比文件公开了技术特征E。 |
| 技术特征F：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分<br>《未公开》 | 对比文件未提及“哑写时钟”，因此也没有描述将其延迟成第二输出信号的存储器功率域部分。 | 技术特征F依赖于技术特征E中定义的“哑写时钟”。由于对比文件未公开“哑写时钟”，因此也无法公开将哑写时钟延迟的特定存储器功率域部分。目标专利中该部分用于模拟列解码时段中发生在存储器功率域的延迟。对比文件未公开此特定技术特征。 |
| 技术特征G：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。<br>《未公开》 | 对比文件公开了逻辑门，例如时钟生成电路700中的NAND门701、702（参见[0046], [0049]段），它们处理时钟、使能、复位等信号以生成RSP和CLKP信号。 | 对比文件确实公开了使用逻辑电路（如NAND门）处理多个信号以产生输出信号。然而，目标专利中的“逻辑电路”具有特定功能：响应于模拟的行解码时段和列解码时段**两者完成**，处理第一和第二输出信号以断言逻辑输出信号（例如图2中的NOR门212）。这是一种用于模拟最慢路径完成的“与”逻辑功能。对比文件中的逻辑电路（如NAND门701、702）用于实现时钟生成和复位功能，其输入信号（CLK、使能、复位）和输出信号（RSP、内部节点）的作用与目标专利中用于合并两个独立模拟延迟路径完成信号的逻辑电路不同。本领域技术人员无法从对比文件公开的逻辑门毫无疑义地或合理推断出目标专利中具有特定用途的逻辑电路。因此，技术特征G未被公开。 |
| 技术特征H：其特征在于，进一步包括：存储器功率域字线<br>《直接公开》 | 对比文件[0021]段：“core 210 and word line (WL) ...”， [0038]段：“core 610 with 1,024 word lines”。 | 对比文件明确公开了存储器核心中包含字线（WL）。根据对比文件背景及具体实施方式，这些字线位于阵列电压域（VDDA域），即存储器功率域。这与目标专利中“存储器功率域字线”的技术特征相同。因此，技术特征H被对比文件直接公开。 |
| 技术特征I：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。<br>《未公开》 | 对比文件图6的地址路径600展示了从时钟输入655，经过地址锁存630、预解码器620、行解码器615到核心610（含字线）的路径（[0038]段）。这构成了字线发展路径。 | 对比文件公开了字线发展路径的组成（地址输入、锁存、解码到字线）。然而，目标专利明确限定了该路径的延迟被定义为“行解码时段”，并且第一延迟电路被配置成模拟的延迟等于这个行解码时段。对比文件虽然描述了地址路径，但并未明确将时钟边沿到字线断言的延迟概念化为“行解码时段”，也未有内容涉及专门配置一个延迟电路来模拟这个特定的、相等的延迟时段。因此，本领域技术人员不能毫无疑义地或通过合理推断得出对比文件公开了技术特征I。 |
| 技术特征J：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。<br>《未公开》 | 对比文件未提及“行解码总线”或其长度，也未提及“哑行解码总线”。 | 对比文件描述了地址路径，但未提及其中存在特定长度的“行解码总线”这一物理元件。目标专利中“行解码总线”是字线发展路径中用于跨存储器组传输信号的传导迹线（见目标专利[0034]段）。对比文件未公开此特征，更未公开用于跟踪的、具有匹配长度的“哑行解码总线”。因此，技术特征J未被公开。 |
| 技术特征K：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。<br>《未公开》 | 对比文件未提及“哑行解码总线”，因此也未提及“折叠的哑行解码总线”。 | 技术特征K是技术特征J的进一步限定。由于对比文件未公开“哑行解码总线”，因此自然也未公开其折叠结构。技术特征K未被公开。 |
| 技术特征L：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线<br>《未公开》 | 对比文件未提及“哑字线”。 | 目标专利中的“哑字线”是跟踪电路中用于模拟真实字线电特性和充电延迟的元件。对比文件全文未提及任何用于跟踪目的的“哑字线”概念。因此，技术特征L未被公开。 |
| 技术特征M：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。<br>《未公开》 | 对比文件未提及“哑位线”。 | 目标专利中的“哑位线”是跟踪电路中用于模拟真实位线放电的元件。对比文件全文未提及任何用于跟踪目的的“哑位线”概念。因此，技术特征M未被公开。 |
| 技术特征N：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。<br>《未公开》 | 对比文件未提及“哑位线”的放电，也未提及基于此放电后模拟写操作时段的“第三延迟电路”。 | 技术特征N依赖于技术特征M的“哑位线”。由于对比文件未公开“哑位线”，因此也无法公开响应于其放电的第三延迟电路。此外，对比文件的自定时跟踪电路可能涉及确定写操作时间（[0040]段），但未将其描述为专门响应于哑位线放电后模拟写操作时段的“第三延迟电路”。因此，技术特征N未被公开。 |
| 技术特征O：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。<br>《未公开》 | 对比文件未提及“哑位线”，因此也未提及耦合在哑位线与地之间的可选支路和调谐信号。 | 技术特征O是跟踪电路中对工艺角进行调谐的特定结构。对比文件未公开任何相关结构。因此，技术特征O未被公开。 |
| 技术特征P：其特征在于，进一步包括：存储器功率域位线<br>《直接公开》 | 对比文件[0001]-[0002]段背景技术中提及“bit cell”和“bit lines”，并在[0035]段讨论静态噪声裕度时提到“bit line voltages”。 | 对比文件作为存储器领域的文献，在背景技术中提及了存储器位单元和位线，这是本领域的公知常识。在双电源架构的上下文中，这些位线属于阵列电压域（VDDA域），即存储器功率域。因此，对比文件公开了“存储器功率域位线”这一技术特征。 |
| 技术特征Q：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。<br>《未公开》 | 对比文件未明确描述一个完整的“位线发展路径”，也未定义“列解码时段”。 | 对比文件提到了位线和写操作相关的内容（如[0035]段），但未详细描述位线放电的具体路径（包括时钟、数据信号如何控制放电）。更重要的是，对比文件未将位线放电延迟概念化为“列解码时段”，也未有内容涉及专门配置一个第二延迟电路来模拟这个延迟时段（或其一部分）。因此，本领域技术人员不能毫无疑义地或通过合理推断得出对比文件公开了技术特征Q。 |
| 技术特征R：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。<br>《未公开》 | 对比文件未提及“哑位总线”。 | 目标专利中的“哑位总线”是跟踪电路中用于模拟真实位总线（跨存储器组）传输延迟的元件。对比文件未公开此特征。因此，技术特征R未被公开。 |
| 技术特征S：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。<br>《未公开》 | 对比文件未提及“写时钟总线”及其传播延迟，也未提及从列解码时段中减去该延迟的配置。 | 目标专利中“写时钟总线”是位线发展路径中的特定部分，其延迟在跟踪电路中被特别处理（减去）。对比文件未公开此特定技术特征。因此，技术特征S未被公开。 |
| 技术特征T：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。<br>《未公开》 | 对比文件未提及“哑字线”和“哑位线”，因此也未提及耦合在它们之间的反相器。 | 技术特征T是跟踪电路中连接哑字线和哑位线的具体电路结构。对比文件未公开任何相关结构。因此，技术特征T未被公开。 |
| 技术特征U：其特征在于，所述哑位总线包括金属层中对应的迹线。<br>《未公开》 | 对比文件未提及“哑位总线”，因此也未提及其在金属层中的迹线实现。 | 技术特征U是技术特征R的进一步限定。由于对比文件未公开“哑位总线”，因此自然也未公开其物理实现方式。技术特征U未被公开。 |
| 技术特征V：其特征在于，所述哑位总线包括折叠的哑位总线。<br>《未公开》 | 对比文件未提及“哑位总线”，因此也未提及“折叠的哑位总线”。 | 技术特征V是技术特征R的进一步限定。由于对比文件未公开“哑位总线”，因此自然也未公开其折叠结构。技术特征V未被公开。 |
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