**对比文件名称**：1994-08-12_None_发明专利_JPH06223581A Soft error resistant static random access memory
**目标专利名称**：跨不同功率域的字线和位线跟踪 CN107438883B
**本次调用的模型名称**：专利创造性评估模型
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **特征A**：包括第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号。<br>**未被公开** | 未发现相关记载。 | 对比文件涉及通过升压电源电压提高SRAM抗软错误能力的技术，全文未提及任何延迟建模电路、跟踪电路或用于模拟“行解码时段”的电路。本领域技术人员无法从中得出具备所述功能的“第一延迟电路”。 |
| **特征B**：所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分。<br>**未被公开** | 未发现相关记载。 | 对比文件未区分“逻辑功率域”和“存储器功率域”，也未描述在逻辑功率域中延迟时钟信号以模拟行解码的电路部分。特征B未被公开。 |
| **特征C**：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器。<br>**未被公开** | 未发现相关记载。 | 对比文件未提及任何电平移位器，特别是用于将信号从逻辑功率域移位到存储器功率域的电平移位器。特征C未被公开。 |
| **特征D**：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号。<br>**未被公开** | 未发现相关记载。 | 对比文件未描述任何用于模拟“列解码时段”的第二延迟电路。特征D未被公开。 |
| **特征E**：所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器。<br>**未被公开** | 未发现相关记载。 | 对比文件未提及任何将时钟信号电平移位到不同功率域的电路。特征E未被公开。 |
| **特征F**：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分。<br>**未被公开** | 未发现相关记载。 | 对比文件未描述任何“哑写时钟”或延迟该时钟的存储器功率域电路部分。特征F未被公开。 |
| **特征G**：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。<br>**未被公开** | 未发现相关记载。 | 对比文件未公开任何逻辑电路，其功能是响应于两个模拟延迟路径的完成而断言输出信号。特征G未被公开。 |
| **特征H**：其特征在于，进一步包括存储器功率域字线。<br>**《直接公开》** | 第[0002]段：“「ＷＬ」と命名されたワード線１９”（命名为“WL”的字线19）。<br>第[0016]段：“ワード線７３および７４”（字线73和74）。 | 对比文件明确公开了存储器中的字线（例如字线19、73、74），这些字线用于选择存储单元，属于存储器功率域的一部分。这与目标专利中“存储器功率域字线”的作用（用于选择位单元）相同。因此，特征H被对比文件直接公开。 |
| **特征I**：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。<br>**未被公开** | 第[0004]段：“ワード線１９がイネーブルされた時”（当字线19被使能时）。<br>第[0013]段：描述了行地址解码和选择字线的过程。 | 对比文件虽然提到了字线被使能以及行地址解码过程，但并未将其描述为一个具有明确“行解码时段”延迟的“字线发展路径”，更未公开用于模拟该时段并使其相等的第一延迟电路。特征I涉及完整的跟踪架构，未被公开。 |
| **特征J**：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。<br>**未被公开** | 未发现相关记载。 | 对比文件未提及“行解码总线”或“哑行解码总线”。特征J未被公开。 |
| **特征K**：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。<br>**未被公开** | 未发现相关记载。 | 对比文件未提及任何折叠的总线结构。特征K未被公开。 |
| **特征L**：其特征在于，进一步包括哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线。<br>**未被公开** | 未发现相关记载。 | 对比文件未提及任何用于延迟建模的“哑字线”。特征L未被公开。 |
| **特征M**：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。<br>**未被公开** | 未发现相关记载。 | 对比文件未提及任何“哑位线”。特征M未被公开。 |
| **特征N**：其特征在于，进一步包括第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。<br>**未被公开** | 未发现相关记载。 | 对比文件未提及任何在哑位线放电后模拟写操作时段的“第三延迟电路”或“就绪输出信号”。特征N未被公开。 |
| **特征O**：其特征在于，进一步包括多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。<br>**未被公开** | 未发现相关记载。 | 对比文件未提及任何耦合在哑位线与地之间的可选调谐支路。特征O未被公开。 |
| **特征P**：其特征在于，进一步包括存储器功率域位线。<br>**《直接公开》** | 第[0002]段：“「ＢＬ」と命名されたビット線１７...ビット線１８”（命名为“BL”的位线17...位线18）。<br>第[0016]段：“ビット線６９および７１”（位线69和71）。 | 对比文件明确公开了存储器中的位线（例如位线17、18、69、71），这些位线用于向存储单元读写数据，属于存储器功率域的一部分。这与目标专利中“存储器功率域位线”的作用相同。因此，特征P被对比文件直接公开。 |
| **特征Q**：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。<br>**未被公开** | 第[0003]段：描述了写操作时在bit lines上施加互补数据信号。<br>第[0015]段：描述了写周期中数据被驱动到选定的bit line pair上。 | 对比文件描述了位线在写操作期间被驱动，但并未将其描述为一个具有明确“列解码时段”延迟的“位线发展路径”，更未公开用于模拟该时段的第二延迟电路。特征Q涉及完整的跟踪架构，未被公开。 |
| **特征R**：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。<br>**未被公开** | 未发现相关记载。 | 对比文件未提及任何“哑位总线”。特征R未被公开。 |
| **特征S**：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。<br>**未被公开** | 未发现相关记载。 | 对比文件未提及“写时钟总线”或延迟的减法关系。特征S未被公开。 |
| **特征T**：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。<br>**未被公开** | 未发现相关记载。 | 对比文件未提及哑字线、哑位线以及它们之间的反相器连接。特征T未被公开。 |
| **特征U**：其特征在于，所述哑位总线包括金属层中对应的迹线。<br>**未被公开** | 未发现相关记载。 | 对比文件未描述哑位总线的物理构成。特征U未被公开。 |
| **特征V**：其特征在于，所述哑位总线包括折叠的哑位总线。<br>**未被公开** | 未发现相关记载。 | 对比文件未提及任何折叠的总线结构。特征V未被公开。 |
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