对比文件名称：2015-02-17_US8958237B_发明授权_US08958237B1 Static random access memory timing tracking circuit
目标专利名称：跨不同功率域的字线和位线跟踪CN107438883B
模型名称：本次调用的模型
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号<br>**未被公开** | 无相应内容。 | 目标专利中的第一延迟电路（如哑字线发展路径201）专门用于模拟“行解码时段”，即从时钟边沿到字线断言之间的延迟，该延迟与逻辑功率域（CX）的电压相关。对比文件（如说明书[0032]段及图3、图4）公开的跟踪电路包含跟踪线（TKCVDD 308/408、TKBL 310/410）、复制放电电路（304/404、306/406）和逻辑电路（312/412），用于模拟CVDD和位线的放电延迟，并最终产生控制CVDD恢复的信号（如N0）。该电路的目的和控制对象（低CVDD脉冲宽度）与目标专利中模拟“行解码时段”的第一延迟电路不同。对比文件未提及“行解码时段”的概念，也未公开专门配置用于模拟此行解码延迟以产生独立“第一输出信号”的电路。因此，该技术特征未被对比文件直接公开。本领域技术人员从对比文件所公开的用于控制写辅助电压的延迟跟踪路径中，无法毫无疑义地得出或合理推断出专门用于模拟“行解码时段”的延迟电路。因此，该技术特征也未被隐含公开。 |
| 技术特征B：，所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分，<br>**未被公开** | 无相应内容。 | 该技术特征明确限定了第一延迟电路的一部分位于“逻辑功率域”。目标专利的核心创新之一在于区分逻辑功率域（CX）和存储器功率域（MX），以分别模拟其电压相关的延迟。对比文件全文未提及“逻辑功率域”或“存储器功率域”的划分，其跟踪电路的操作电压环境未作此类区分。因此，对比文件未公开延迟电路的“逻辑功率域部分”。该特征未被直接公开，也无法从对比文件中隐含得出。 |
| 技术特征C：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器<br>**未被公开** | 无相应内容。 | 目标专利中的“第一电平移位器”（如哑字线电平移位器209）用于将逻辑功率域的信号电平移位至存储器功率域，这是跨功率域操作的关键部件。对比文件中未提及任何“电平移位器”。其电路中的信号路径（如从TKCVDD到逻辑电路412）并未描述需要进行跨不同电源电压域的电平移位操作。因此，该技术特征未被对比文件直接或隐含公开。 |
| 技术特征D：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号<br>**未被公开** | 无相应内容。 | 目标专利中的第二延迟电路（如哑位线发展路径202）专门用于模拟“列解码时段”，即位线发展路径的延迟。对比文件中的TKBL跟踪线（310/410）及关联的复制写驱动器电路（306/406）确实模拟了位线相关的放电延迟。然而，对比文件将该延迟用于与TKCVDD的延迟一起决定CVDD恢复的时刻（产生信号N0），并未将其描述为一个独立的、用于产生“第二输出信号”以模拟“列解码时段”的“第二延迟电路”。此外，对比文件未引入“列解码时段”这一特定概念。因此，该技术特征未被直接公开。虽然对比文件模拟了位线放电时间，但本领域技术人员难以从中合理推断出目标专利中定义的、用于专门模拟“列解码时段”并产生独立第二输出信号的完整“第二延迟电路”。因此，该技术特征也未被隐含公开。 |
| 技术特征E：，所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器，<br>**未被公开** | 无相应内容。 | 如特征C所述，目标专利中的“第二电平移位器”（如哑位线电平移位器250）用于跨功率域移位。对比文件未提及任何电平移位器，更未公开将存储器时钟信号电平移位成“存储器功率域哑写时钟”的部件。因此，该技术特征未被公开。 |
| 技术特征F：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分<br>**未被公开** | 无相应内容。 | 该技术特征限定了第二延迟电路的延迟操作发生在“存储器功率域”。如特征B所述，对比文件未区分逻辑和存储器功率域，因此无法识别出电路中有“存储器功率域部分”。此外，对比文件没有“哑写时钟”这一中间信号。因此，该技术特征未被公开。 |
| 技术特征G：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。<br>**未被公开** | 说明书[0032]段：”In one example, the output 314 of the circuit 312 causes the operation voltage of the SRAM array to increase from Vwas to Vdd when the voltages on both the TKCVDD 308 and TKBL 310 tracking lines are discharged to a ground potential or a low reference voltage (Vss).” 以及图4中的电路412（NOR门）。 | 对比文件公开了逻辑电路（如图4中的NOR门412），其响应于TKCVDD和TKBL两条跟踪线均放电至低电平时，输出信号（N0）发生转变。这在功能上与“响应于两个延迟路径完成而断言输出”类似。然而，目标专利中逻辑电路（如NOR门212）响应的具体对象是“所模拟的行解码时段”和“所模拟的列解码时段”的完成，这两个时段具有明确的定义（分别对应字线发展路径和位线发展路径的延迟）。对比文件中的两条跟踪线分别模拟的是CVDD放电时间和位线放电时间，其目的和控制对象（触发CVDD恢复）与目标专利中模拟行/列解码时段以控制写操作时序的目的不同。因此，尽管电路形式相似，但对比文件并未公开逻辑电路处理的是“所模拟的行解码时段”和“所模拟的列解码时段”的完成信号。该技术特征未被直接公开。由于模拟的对象和目的存在本质区别，本领域技术人员也难以从对比文件的逻辑电路合理推断出其应用于目标专利所限定的特定场景。因此，该技术特征也未被隐含公开。 |
| 技术特征H：其特征在于，进一步包括：存储器功率域字线<br>**隐含公开** | 说明书多处提及”word line (WL)”，例如[0015]段：”The gates of the first pass-gate NMOS transistor 112 and the second pass-gate NMOS transistor 114 are connected to a word line (WL).” | 目标专利中的“存储器功率域字线”指在存储器电源电压域下工作的字线。对比文件作为SRAM领域的文献，其中提及的“字线（WL）”是SRAM阵列的标准组成部分，用于选择存储单元进行读写操作。本领域技术人员公知，SRAM阵列的字线通常由阵列的供电电压（可对应于目标专利的存储器电源电压）驱动。因此，尽管对比文件没有明确使用“存储器功率域”这一术语，但其中公开的字线（WL）在结构和作用上等同于目标专利中的“存储器功率域字线”。该技术特征被对比文件隐含公开。 |
| 技术特征I：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。<br>**未被公开** | 说明书[0016]段：”Specifically, a logic state high pulse may be generated on the WL, where the pulse on the WL is generated in response to a clock signal generated by a clock generation circuit 155.” | 对比文件公开了字线（WL）脉冲响应于时钟信号而产生，这对应于“字线发展路径”的起点。然而，目标专利详细定义了“字线发展路径”包含从时钟边沿到字线断言之间的完整延迟，并将其量化为“行解码时段”，且强调第一延迟电路对该时段进行建模。对比文件既未描述字线断言的具体路径（如包含地址解码、行解码总线等），也未将时钟到字线的延迟定义为“行解码时段”，更未公开任何延迟电路被配置为模拟这一特定延迟（“使得所模拟的行解码时段等于行解码时段”）。因此，该技术特征未被公开。 |
| 技术特征J：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。<br>**未被公开** | 无相应内容。 | 对比文件未提及“行解码总线”或“哑行解码总线”，也未涉及通过匹配物理长度（如金属迹线长度）来建模延迟的技术。因此，该技术特征未被公开。 |
| 技术特征K：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。<br>**未被公开** | 无相应内容。 | 对比文件未提及“哑行解码总线”，更不用说其“折叠”的具体结构。因此，该技术特征未被公开。 |
| 技术特征L：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线<br>**未被公开** | 无相应内容。 | 目标专利中的“哑字线”（如295）是跟踪电路中用于模拟实际字线电特性的部件。对比文件的跟踪电路中没有类似“哑字线”的部件。其逻辑电路（如412）的输出信号（N0、N1）直接或间接用于控制CVDD恢复和结束实际字线脉冲，而非驱动一个用于建模的哑字线。因此，该技术特征未被公开。 |
| 技术特征M：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。<br>**未被公开** | 无相应内容。 | 目标专利中的“哑位线”（如285）是跟踪电路中用于模拟实际位线电特性的部件，其放电由哑字线触发。对比文件的跟踪电路中没有“哑位线”，其TKBL跟踪线（410）的放电由复制写驱动器电路（406）直接控制，而非由一个哑字线触发。因此，该技术特征未被公开。 |
| 技术特征N：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。<br>**未被公开** | 说明书[0034]段：”The tracking cell recovery circuit 316 may include, for example, an adjustable delay element that is configured to end the WL pulse an amount of time after the CVDD operation voltage of the SRAM array has increased to the high reference voltage (Vdd).” 以及图4中的延迟元件416。 | 对比文件公开了跟踪细胞恢复电路（如416），其包含可调延迟元件，在信号N0（触发CVDD恢复）之后产生延迟信号N1来结束字线脉冲。这模拟了从CVDD恢复到字线脉冲结束之间的延迟（即恢复时间）。虽然这与目标专利中在哑位线放电后模拟“写操作时段”的“第三延迟电路”（如211）在“增加额外延迟”的功能上有相似之处，但存在关键区别：1) 触发延迟的起点不同（对比文件是CVDD恢复信号，目标专利是哑位线放电）；2) 模拟的对象不同（对比文件是恢复时间，目标专利是写操作时段）；3) 输出的目的不同（对比文件用于结束字线脉冲，目标专利用于产生就绪信号）。此外，对比文件没有“哑位线”。因此，该技术特征未被直接公开。尽管都存在延迟电路，但由于结构、触发条件和模拟目的的差异，本领域技术人员难以从对比文件的延迟元件合理推断出目标专利中具体限定的“第三延迟电路”。因此，该技术特征也未被隐含公开。 |
| 技术特征O：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。<br>**未被公开** | 无相应内容。 | 这是用于工艺角调谐的具体电路结构。对比文件中完全没有涉及此类结构。因此，该技术特征未被公开。 |
| 技术特征P：其特征在于，进一步包括：存储器功率域位线<br>**隐含公开** | 说明书多处提及”bit-line (BL)”及其补线，例如[0015]段：”Each column of an SRAM cell may be connected to both a bit-line (BL) 144 and the inverse of BL 142.” | 目标专利中的“存储器功率域位线”指在存储器电源电压域下工作的位线。对比文件中作为SRAM标准部件的“位线（BL）”及其补线，是用于向存储单元写入或从其读取数据的导线。本领域技术人员公知，SRAM阵列的位线通常由阵列的供电电压（可对应于目标专利的存储器电源电压）预充电，并在写操作时被放电。因此，尽管对比文件没有明确使用“存储器功率域”这一术语，但其中公开的位线（BL）在结构和作用上等同于目标专利中的“存储器功率域位线”。该技术特征被对比文件隐含公开。 |
| 技术特征Q：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。<br>**未被公开** | 说明书[0016]段描述了在写操作中根据要写入的数据设置BL和/BL的值，[0022]段描述了WL变高后，BL开始放电。但未将该延迟定义为“列解码时段”。 | 对比文件描述了位线在写操作中放电的基本过程，但未将其概念化为一个具有特定延迟（列解码时段）的“位线发展路径”。目标专利中的“列解码时段”是一个精确定义的延迟参数，并且第二延迟电路被专门配置为模拟该时段的至少一部分。对比文件中的TKBL跟踪线虽然模拟位线放电时间，但其设置目的（与TKCVDD一起决定CVDD恢复点）和所模拟的延迟范围与目标专利的“列解码时段”并不对应。对比文件也未提及第二延迟电路的模拟延迟等于实际位线发展路径延迟的任何部分。因此，该技术特征未被公开。 |
| 技术特征R：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。<br>**未被公开** | 无相应内容。 | 对比文件未提及“哑位总线”，也未涉及通过具有特定长度的总线来建模跨存储器组传输延迟的技术。因此，该技术特征未被公开。 |
| 技术特征S：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。<br>**未被公开** | 无相应内容。 | 对比文件未提及“写时钟总线”，也未涉及从列解码时段中减去其传播延迟的特定建模关系。这是目标专利中的具体实现细节。因此，该技术特征未被公开。 |
| 技术特征T：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。<br>**未被公开** | 无相应内容。 | 如特征L和M所述，对比文件没有“哑字线”和“哑位线”，因此也不存在连接两者之间的反相器。该技术特征未被公开。 |
| 技术特征U：其特征在于，所述哑位总线包括金属层中对应的迹线。<br>**未被公开** | 无相应内容。 | 对比文件未提及“哑位总线”，因此也未公开其具体实现方式（如金属层迹线）。因此，该技术特征未被公开。 |
| 技术特征V：其特征在于，所述哑位总线包括折叠的哑位总线。<br>**未被公开** | 无相应内容。 | 对比文件未提及“哑位总线”，更不用说其“折叠”的具体结构。因此，该技术特征未被公开。 |
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