**对比文件名称**：2011-05-12_US2011110174A_发明申请_US20110110174A1 System and Method of Operating a Memory Device
**目标专利名称**：182跨不同功率域的字线和位线跟踪CN107438883B
**本次调用模型名称**：专利创造性评估模型
以下是根据目标专利权利要求划分的技术特征与对比文件（US20110110174A1）的比对表格。公开性判断严格遵循直接公开和隐含公开的标准，并结合目标专利说明书对技术特征的作用进行解释。
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号。<br>**判断结果**：**未被直接公开，也未隐含公开** | 对比文件第[0028]段：“A timing circuit 232 is coupled to receive an input signal 231 and to provide a first signal 201 to the loop circuit 214 and a second signal 203 to the wordline enable circuit 212.” | **论述**：目标专利的“第一延迟电路”用于模拟**写操作**中的“行解码时段”（即字线发展路径的延迟）。对比文件的“timing circuit 232”生成“first signal 201”用于启动“loop circuit 214”，该“loop circuit 214”用于在**读操作**中生成感测放大器使能信号，其模拟的是位线差分电压发展的延迟，而非字线发展（行解码）的延迟。两者作用完全不同，且对比文件未公开任何用于模拟写操作行解码时段的延迟电路。因此，本领域技术人员无法从对比文件得出或推理出该技术特征。 |
| **技术特征B**：所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分。<br>**判断结果**：**隐含公开** | 对比文件第[0031]段：“The loop circuit 214 ... includes a logic circuit portion 246.” 第[0032]段：“Because the logic circuit portion 246 includes circuitry that may operate at a reduced speed as the logic domain supply voltage Vdd_L 262 is decreased...” | **论述**：目标专利的“逻辑功率域部分”作用是利用逻辑电源电压对时钟信号进行延迟。对比文件明确指出“loop circuit 214”包含一个“logic circuit portion 246”，且其延迟受逻辑域电源电压Vdd_L影响。虽然对比文件的“loop circuit”整体用于模拟读操作的位线放电延迟，但其“logic circuit portion”确实构成了一个在逻辑电压域中对信号进行延迟的部分。本领域技术人员可以合理推断，在对比文件公开的具有逻辑电压域延迟部分的电路基础上，为实现其他延迟功能（如行解码延迟），使用逻辑功率域部分来延迟时钟信号是显而易见的。因此，该技术特征被隐含公开。 |
| **技术特征C**：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器。<br>**判断结果**：**隐含公开** | 对比文件第[0030]段：“The wordline driver 238 and the memory device 220 ... may exist in a memory voltage domain 264, while other components ... may exist in a logic voltage domain 260. ... A level shifter (not shown) may be coupled between the wordline enable circuit 212 and the wordline driver 238 to adjust a voltage of the wordline enable signal 213 from the logic voltage domain 260 to the memory voltage domain 264.” | **论述**：目标专利的“第一电平移位器”作用是将逻辑功率域的信号转换到存储器功率域，以产生最终的输出信号。对比文件明确公开了在逻辑域（260）和存储器域（264）之间存在电平移位需求，并具体提到可能在字线使能电路（212）和字线驱动器（238）之间设置电平移位器（未图示）。虽然对比文件未明确将该电平移位器描述为“第一延迟电路”的一部分，但本领域技术人员知晓，当信号需要从逻辑域进入存储器域时，电平移位是必要步骤。因此，可以合理推断，一个旨在产生存储器域输出信号的延迟电路会包含这样的电平移位器。该特征被隐含公开。 |
| **技术特征D**：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号。<br>**判断结果**：**未被直接公开，也未隐含公开** | 对比文件第[0028]段：“A timing circuit 232 ... to provide ... a second signal 203 to the wordline enable circuit 212.” 第[0029]段：“The wordline enable circuit 212 is responsive to the second signal 203 to generate the wordline enable signal 213.” | **论述**：目标专利的“第二延迟电路”用于模拟**写操作**中的“列解码时段”（即位线发展路径的延迟）。对比文件的“wordline enable circuit 212”接收“second signal 203”并生成字线使能信号，其作用是启动字线（用于读或写），而非模拟位线发展延迟。其功能与目标专利中模拟列解码时段的“第二延迟电路”完全不同。因此，本领域技术人员无法从对比文件得出或推理出该技术特征。 |
| **技术特征E**：所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器。<br>**判断结果**：**隐含公开** | 对比文件第[0030]段：“A level shifter (not shown) may be coupled between the wordline enable circuit 212 and the wordline driver 238 to adjust a voltage ... from the logic voltage domain 260 to the memory voltage domain 264.” | **论述**：目标专利的“第二电平移位器”作用是将时钟信号从逻辑域移位到存储器域，生成“哑写时钟”。对比文件公开了在逻辑域电路（如字线使能电路212）和存储器域电路（如字线驱动器238）之间可能需要电平移位器。虽然对比文件未明确将该电平移位器与一个用于模拟列解码的“第二延迟电路”相关联，也未提及“哑写时钟”，但本领域技术人员可以理解，为了在存储器域中产生一个用于模拟或控制的时钟信号（无论其是否被称为“哑写时钟”），对来自逻辑域的原始时钟信号进行电平移位是常规技术手段。因此，该特征被隐含公开。 |
| **技术特征F**：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分。<br>**判断结果**：**未被直接公开，也未隐含公开** | 对比文件第[0029]段：“The wordline enable circuit 212 is responsive to the second signal 203 to generate the wordline enable signal 213.” | **论述**：目标专利的“存储器功率域部分”是“第二延迟电路”的一部分，用于在存储器域内对已电平移位的“哑写时钟”进行延迟，以产生最终的第二输出信号。对比文件的“wordline enable circuit 212”位于逻辑电压域（见[0030]段），其生成的“wordline enable signal 213”是逻辑域信号，之后可能通过电平移位器传给存储器域。但“wordline enable circuit”本身及其延迟功能并非在存储器功率域内实现。对比文件没有公开任何在存储器功率域内对时钟信号进行延迟以产生模拟列解码时段输出的电路部分。因此，该技术特征未被公开。 |
| **技术特征G**：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。<br>**判断结果**：**未被直接公开，也未隐含公开** | 对比文件第[0028]段描述了“loop circuit 214”和“wordline enable circuit 212”分别接收不同的启动信号。第[0033]段描述了“loop circuit”可编程以维持字线信号与感测放大器使能信号之间的恒定延迟。 | **论述**：目标专利的“逻辑电路”（如NOR门212）核心作用是在分别模拟行、列解码的两个延迟路径都完成后，才断言一个统一的逻辑输出信号（用于驱动后续哑字线）。对比文件中，“loop circuit”和“wordline enable circuit”是两个独立工作的路径，它们之间不存在一个等待两者完成才输出最终信号的逻辑处理电路。“loop circuit”内部可能包含逻辑部分，但其输出（SAEN）不依赖于“wordline enable circuit”的完成状态。两者通过时间差（first signal早于second signal）来协调，而非通过一个逻辑门同步。功能与结构均不同。因此，该技术特征未被公开。 |
| **技术特征H**：其特征在于，进一步包括：存储器功率域字线。<br>**判断结果**：**直接公开** | 对比文件第[0019]段：“The system 100 includes a representative bit cell 102 that is coupled to a wordline 106...” 第[0030]段：“...the memory device 220 ... may exist in a memory voltage domain 264”。 | **论述**：目标专利的“存储器功率域字线”是存储器单元阵列中实际使用的字线，位于存储器功率域。对比文件明确公开了字线（wordline 106, 206）连接到存储单元（bit cell 102, 202），并且存储器件位于存储器电压域（264）。因此，对比文件直接公开了“存储器功率域字线”这一特征。 |
| **技术特征I**：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。<br>**判断结果**：**未被直接公开，也未隐含公开** | 对比文件第[0029]段：“The wordline enable circuit 212 ... generates the wordline enable signal 213 that is sent to the wordline driver 238.” 第[0030]段：“The wordline driver 238 may be adapted to apply a bias to the wordline 206 in response to the wordline enable signal 213.” | **论述**：目标专利的“字线发展路径”及其“行解码时段”特指**写操作**中从时钟边沿到字线充电完成的延迟，且第一延迟电路精确模拟此刻。对比文件描述了从输入信号（231）到字线偏置（206）的路径（包括timing circuit 232， wordline enable circuit 212， wordline driver 238），但其应用场景是**读操作**（见[0021]段描述感测放大器读数据）。更重要的是，目标专利的核心之一是分别模拟行、列解码延迟以应对跨功率域电压变化，而对比文件的延迟设置（第一信号早于第二信号）是为了补偿逻辑域电压降低对单一环路延迟的影响，目的和机制均不同。对比文件没有公开一个专门模拟“行解码时段”并使其等于实际路径延迟的“第一延迟电路”。因此，该技术特征未被公开。 |
| **技术特征J**：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。<br>**判断结果**：**未被直接公开，也未隐含公开** | 无相应内容。 | **论述**：目标专利通过引入与真实行解码总线电学特性（长度）匹配的“哑行解码总线”来精确建模传输延迟。对比文件完全没有提及任何“行解码总线”或“哑行解码总线”的概念，也未涉及通过物理长度匹配来建模RC延迟的技术。因此，本领域技术人员无法从对比文件得出或推理出该技术特征。 |
| **技术特征K**：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。<br>**判断结果**：**未被直接公开，也未隐含公开** | 无相应内容。 | **论述**：该特征是技术特征J中“哑行解码总线”的进一步具体化（折叠形式以节省面积）。由于对比文件未公开“哑行解码总线”这一基本概念，其折叠形式更无从谈起。因此，该技术特征未被公开。 |
| **技术特征L**：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线。<br>**判断结果**：**直接公开** | 对比文件第[0031]段：“The memory device 220 may also include a dummy wordline 242 that is coupled to a dummy bit line 243 via multiple dummy cells 240.” | **论述**：目标专利的“哑字线”是跟踪电路中用于模拟真实字线电学特性的复制品。对比文件明确公开了“dummy wordline 242”的存在。因此，该技术特征被直接公开。 |
| **技术特征M**：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。<br>**判断结果**：**直接公开** | 对比文件第[0031]段：“The memory device 220 may also include a dummy wordline 242 that is coupled to a dummy bit line 243 via multiple dummy cells 240. The dummy bit line 243 may be precharged and a time of discharge of the precharged dummy bit line 243 may approximate a discharge time of one of the bit lines 208 and 210...” | **论述**：目标专利的“哑位线”响应哑字线断言而放电，用于模拟真实位线的放电延迟。对比文件明确公开了“dummy bit line 243”通过多个哑单元（dummy cells 240）与“dummy wordline 242”耦合，并且其放电时间用于近似真实位线的放电时间。这直接公开了哑位线及其响应于哑字线相关动作（通过哑单元）而被放电的功能。因此，该技术特征被直接公开。 |
| **技术特征N**：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。<br>**判断结果**：**隐含公开** | 对比文件第[0031]段：“The dummy bit line 243 may be provided to the loop circuit 214 to enable the loop circuit 214 to obtain timing information related to a discharge of the bit lines...” 第[0032]段：“The logic circuit portion 246 is responsive to the discharge of the dummy bit line 243 and generates the sense amplifier enable signal 205.” | **论述**：目标专利的“第三延迟电路”在哑位线放电后，进一步模拟位单元内部写操作完成所需的时段（争用解决时间），并输出就绪信号。对比文件中，“loop circuit 214”的“logic circuit portion 246”响应于哑位线（243）的放电，生成感测放大器使能信号（205）。虽然该信号用于读操作，但其“在哑位线放电后，再经过一段逻辑电路延迟才产生最终使能信号”的模式，与目标专利“在哑位线放电后，再经过一段延迟产生就绪信号”在电路行为逻辑上相似。本领域技术人员可以合理推断，这种“哑位线放电后附加延迟”的结构可用于模拟不同的操作时段（如写操作争用时间）。因此，该特征被隐含公开。 |
| **技术特征O**：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。<br>**判断结果**：**隐含公开** | 对比文件第[0032]段：“the programmable circuit portion 244 includes multiple discharge devices 248 that are coupled to the dummy bit line 243 and that are controllable to enable an adjustable rate of discharge of the precharged dummy bit line 243.” | **论述**：目标专利的“多条可选支路”用于调节哑位线的放电速度，以模拟不同工艺角。对比文件明确公开了“multiple discharge devices 248”耦合到哑位线（243），并且是可控的（controllable），以实现可调的放电速率。虽然对比文件未明确说明每条支路由独立的“调谐信号”控制，但“可控的多个放电装置”这一公开内容，使得本领域技术人员能够毫无困难地实现通过独立信号控制各支路通断的具体电路。因此，该技术特征被隐含公开。 |
| **技术特征P**：其特征在于，进一步包括：存储器功率域位线。<br>**判断结果**：**直接公开** | 对比文件第[0019]段：“The system 100 includes a representative bit cell 102 that is coupled to ... a first bit line 108, and a second bit line 110.” 第[0030]段：“...the memory device 220 ... may exist in a memory voltage domain 264”。 | **论述**：目标专利的“存储器功率域位线”是存储器单元阵列中实际使用的位线，位于存储器功率域。对比文件明确公开了位线（bit lines 108, 110, 208, 210）连接到存储单元（bit cell），并且存储器件位于存储器电压域（264）。因此，对比文件直接公开了“存储器功率域位线”这一特征。 |
| **技术特征Q**：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。<br>**判断结果**：**未被直接公开，也未隐含公开** | 对比文件第[0021]段描述了在读操作中，字线偏置后，位线开始产生电压差分。第[0031]段提到哑位线放电时间用于近似（真实）位线的放电时间。 | **论述**：目标专利的“位线发展路径”及“列解码时段”特指**写操作**中，从时钟边沿、经过数据路径处理、到位线放电完成的延迟。对比文件描述的位线放电发生在**读操作**（存储单元向位线放电），且不涉及响应于“要被写入的数据信号”的处理路径。此外，目标专利中“第二延迟电路”模拟此刻的功能在对比文件中没有对应物（对比文件模拟位线放电延迟的是“loop circuit”及其哑位线，但其目的和触发机制均不同）。因此，该技术特征未被公开。 |
| **技术特征R**：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。<br>**判断结果**：**未被直接公开，也未隐含公开** | 无相应内容。 | **论述**：目标专利通过引入“哑位总线”来建模位线发展路径中长距离金属走线（总线）的传输延迟。对比文件完全没有提及任何“位总线”或“哑位总线”的概念，也未涉及通过物理长度匹配来建模全局位线路径RC延迟的技术。因此，本领域技术人员无法从对比文件得出或推理出该技术特征。 |
| **技术特征S**：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。<br>**判断结果**：**未被直接公开，也未隐含公开** | 无相应内容。 | **论述**：该特征涉及“写时钟总线”及其延迟的细分建模，是目标专利中非常具体的延迟分配方案。对比文件未提及任何“写时钟总线”的概念，更没有公开从列解码总延迟中减去其传播延迟的建模方法。因此，该技术特征未被公开。 |
| **技术特征T**：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。<br>**判断结果**：**隐含公开** | 对比文件第[0031]段：“The dummy wordline 242 that is coupled to a dummy bit line 243 via multiple dummy cells 240.” | **论述**：目标专利的“反相器”是实现哑字线断言（高电平）时使哑位线放电（拉低）的具体电路元件。对比文件公开了哑字线（242）通过多个哑单元（240）耦合到哑位线（243）。虽然未明确说明中间有反相器，但“耦合”关系意味着存在电连接路径以实现哑字线状态对哑位线状态的控制。本领域技术人员知道，实现“断言高电平的哑字线导致哑位线放电”这一逻辑功能，可以通过多种电路实现，包括但不限于使用反相器、传输门或直接通过晶体管逻辑。因此，可以合理推断出在哑字线和哑位线之间设置一个反相器是实现所述功能的一种显而易见的电路方式。该特征被隐含公开。 |
| **技术特征U**：其特征在于，所述哑位总线包括金属层中对应的迹线。<br>**判断结果**：**未被直接公开，也未隐含公开** | 无相应内容。 | **论述**：该特征是技术特征R中“哑位总线”的进一步具体化（实现方式）。由于对比文件未公开“哑位总线”这一基本概念，其由金属层迹线构成的具体实现方式更无从谈起。因此，该技术特征未被公开。 |
| **技术特征V**：其特征在于，所述哑位总线包括折叠的哑位总线。<br>**判断结果**：**未被直接公开，也未隐含公开** | 无相应内容。 | **论述**：该特征是技术特征R中“哑位总线”的进一步具体化（折叠形式）。由于对比文件未公开“哑位总线”这一基本概念，其折叠形式更无从谈起。因此，该技术特征未被公开。 |
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