**对比文件名称**：2005-09-29_JP2005267744A_发明专利_JP2005267744A Semiconductor memory and timing control method
**目标专利名称**：跨不同功率域的字线和位线跟踪CN107438883B
**模型名称**：专利创造性评估模型
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A**：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号《隐含公开》 | [2] “遅延回路２３は、インバータ回路２３ａを直列に複数接続して形成されるものであり、この遅延回路２３を用いることにより、ダミー回路の第１のパスとはディレイ特性が異なる第２のパスを容易に形成することができる。” 译文：“延迟电路23由多个反相器电路23a串联连接形成，通过使用该延迟电路23，可以容易地形成与虚拟电路的第一路径延迟特性不同的第二路径。” | 对比文件公开了延迟电路23，其接收虚拟字线DWL的信号并产生延迟信号IDB。该延迟电路用于模拟从字线选择到某个定时点的延迟。虽然对比文件未明确将其延迟称为“行解码时段”，但本领域技术人员可以理解，虚拟字线DWL与真实字线WL同时被选择，延迟电路23的延迟实质上模拟了与字线选择相关的延迟（可对应于行解码延迟）。因此，该技术特征被对比文件隐含公开。 |
| **B**：所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分《未公开》 | 无相应内容。 | 对比文件中的延迟电路23由反相器23a组成，但全文未提及任何功率域划分，也未说明延迟电路工作在逻辑功率域。目标专利明确限定了逻辑功率域部分，用于在逻辑电源电压下延迟时钟信号。对比文件未公开此特征。 |
| **C**：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器《未公开》 | 无相应内容。 | 对比文件未提及任何电平移位器。电平移位器是用于在不同电压域（如逻辑功率域和存储器功率域）之间转换信号的关键元件。对比文件未涉及不同功率域，因此不可能公开电平移位器。 |
| **D**：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号《隐含公开》 | [2] “ダミーセル２２ａには、ダミービット線（ダミービット線対ＤＢＬ／ＸＤＢＬ）が接続されており、該ダミービット線ＤＢＬ，ＸＤＢＬに複数のダミーセル２２ｂが接続されている。” 译文：“虚拟单元22a连接有虚拟位线（虚拟位线对DBL/XDBL），该虚拟位线DBL、XDBL连接有多个虚拟单元22b。” 以及 [2] “ダミービット線ＤＢＬ，ＸＤＢＬは、ダミー用タイミング制御回路１９に接続されており、セルフタイミング用メモリセル２２ａから読み出された相補のダミー信号ＤＢ，ＸＤＢがそのタイミング制御回路１９に入力される。” 译文：“虚拟位线DBL、XDBL连接到虚拟定时控制电路19，从自定时用存储单元22a读出的互补虚拟信号DB、XDB输入到该定时控制电路19。” | 对比文件公开了通过虚拟单元22a和虚拟位线DBL/XDBL的路径，该路径产生虚拟信号XDB。该路径模拟了从虚拟字线选择到虚拟位线放电的延迟，类似于列解码延迟（即位线放电延迟）。虚拟信号XDB可作为第二输出信号。因此，本领域技术人员可以合理推断该路径构成了第二延迟电路，用于模拟列解码时段，该技术特征被隐含公开。 |
| **E**：所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器《未公开》 | 无相应内容。 | 对比文件未提及任何电平移位器，也未涉及“哑写时钟”的概念。目标专利中的电平移位器用于在不同功率域之间转换时钟信号，对比文件未公开此特征。 |
| **F**：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分《未公开》 | 无相应内容。 | 对比文件中通过虚拟单元和虚拟位线的路径可能工作在存储器电压下，但对比文件未明确划分功率域，也未提及“存储器功率域部分”。目标专利明确限定了延迟发生在存储器功率域，对比文件未公开此特征。 |
| **G**：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号《直接公开》 | [2] “ダミー用タイミング制御回路１９は、２つのインバータ回路１９ａ，１９ｂとナンド回路１９ｃとからなる論理回路であって、入力される遅延信号ＩＤＢとダミー信号ＸＤＢとに基づいてセルフリセット信号ＳＴＣＬＫを出力する。” 译文：“虚拟定时控制电路19是由两个反相器电路19a、19b和与非电路19c组成的逻辑电路，基于输入的延迟信号IDB和虚拟信号XDB输出自我复位信号STCLK。” 以及 [2] “ナンド回路１９ｃは、各反転信号ＩＤＢＯＵＴ，ＢＤＯＵＴの信号レベルに応じたセルフリセット信号ＳＴＣＫを出力する。すなわち、ダミー用タイミング制御回路１９（ナンド回路１９ｃ）は、遅延信号ＩＤＢとダミー信号ＸＤＢとのうち少なくとも一方がＨレベルである場合、Ｈレベルのセルフリセット信号ＳＴＣＬＫを出力し、両信号が共にＬレベルである場合に、Ｌレベルのセルフリセット信号ＳＴＣＬＫを出力する。” 译文：“与非电路19c输出根据各反相信号IDBOUT、BDOUT的信号电平的自我复位信号STCK。即，虚拟定时控制电路19（与非电路19c）在延迟信号IDB和虚拟信号XDB中的至少一方为H电平时输出H电平的自我复位信号STCLK，在两信号均为L电平时输出L电平的自我复位信号STCLK。” | 对比文件明确公开了逻辑电路（虚拟定时控制电路19），其接收第一延迟电路的输出（延迟信号IDB）和第二延迟电路的输出（虚拟信号XDB），并在两者均为低电平时输出低电平的自我复位信号STCLK（即断言逻辑输出信号）。这直接对应于响应于两个模拟延迟（行解码和列解码）的完成而断言输出信号。因此，该技术特征被直接公开。 |
| **H**：其特征在于，进一步包括：存储器功率域字线《隐含公开》 | [2] “メモリセルアレイ１１において、メモリセル２１の行方向に伸びる複数のワード線ＷＬとが形成され” 译文：“在存储单元阵列11中，形成有沿存储单元21的行方向延伸的多个字线WL” | 对比文件公开了字线WL，其是存储器阵列的一部分。虽然对比文件未明确使用“存储器功率域”这一术语，但本领域技术人员可以理解字线WL工作在存储器电源电压下，属于存储器功率域。因此，该技术特征被隐含公开。 |
| **I**：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段《未公开》 | 无相应内容。 | 对比文件未明确定义“行解码时段”，也未描述字线断言延迟与时钟边沿之间的具体关系。第一延迟电路（延迟电路23）的延迟是预设的（由反相器级数设定），并未被配置为等于某个特定的“行解码时段”。因此，该技术特征未被公开。 |
| **J**：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线《未公开》 | 无相应内容。 | 对比文件未提及任何行解码总线或其长度匹配。 |
| **K**：其特征在于，所述哑行解码总线包括折叠的哑行解码总线《未公开》 | 无相应内容。 | 对比文件未提及折叠的总线结构。 |
| **L**：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线《未公开》 | [2] “本実施の形態において、メモリセルアレイ１１の外側には、ワード線ＷＬと平行に１本のダミーワード線ＤＷＬが形成されている。” 译文：“在本实施方式中，在存储单元阵列11的外侧，形成有一条与字线WL平行的虚拟字线DWL。” | 对比文件公开了虚拟字线DWL，但它是由字线驱动器选择（与真实字线WL同时激活），而不是由逻辑门（如NOR门）的输出信号驱动。目标专利中哑字线是由逻辑输出信号驱动，两者驱动方式不同。因此，该技术特征未被公开。 |
| **M**：以及哑位线，其被配置成响应于所述哑字线的断言而被放电《直接公开》 | [2] “ダミービット線ＤＢＬ，ＸＤＢＬは、メモリセルアレイ１１の外側にてビット線ＢＬ，ＸＢＬと平行に設けられている。” 译文：“虚拟位线DBL、XDBL设置在存储单元阵列11的外侧，与位线BL、XBL平行。” 以及 [2] “ワード線ＷＬと同時にダミーワード線ＤＷＬが選択され、ダミービット線ＸＤＢＬの電位が電源電圧ＶＤＤからグランドレベルに徐々に低下する。” 译文：“与字线WL同时，虚拟字线DWL被选择，虚拟位线XDBL的电位从电源电压VDD逐渐下降到地电平。” | 对比文件明确公开了虚拟位线DBL/XDBL，并且其在虚拟字线DWL被断言（选择）时放电。这直接对应于哑位线响应于哑字线的断言而被放电。因此，该技术特征被直接公开。 |
| **N**：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段《未公开》 | 无相应内容。 | 对比文件涉及读取操作的定时控制（感测放大器启动），未提及写操作时段或就绪输出信号。目标专利的第三延迟电路用于模拟写操作完成后的延迟，对比文件未公开此特征。 |
| **O**：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导《未公开》 | 无相应内容。 | 对比文件未提及任何可调谐支路用于控制哑位线放电速度。 |
| **P**：其特征在于，进一步包括：存储器功率域位线《隐含公开》 | [2] “メモリセルアレイ１１において、メモリセル２１の列方向に伸びる複数のビット線（ビット線対ＢＬ／ＸＢＬ）と” 译文：“在存储单元阵列11中，形成有沿存储单元21的列方向延伸的多个位线（位线对BL/XBL）” | 对比文件公开了位线BL/XBL，其是存储器阵列的一部分。虽然未明确使用“存储器功率域”，但本领域技术人员可以理解位线工作在存储器电源电压下，属于存储器功率域。因此，该技术特征被隐含公开。 |
| **Q**：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分《未公开》 | 无相应内容。 | 对比文件主要描述读取操作，位线放电是由于读取存储单元数据，而非响应于写数据和时钟边沿。目标专利针对写操作建模列解码时段，对比文件未公开此特征。 |
| **R**：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线《未公开》 | 无相应内容。 | 对比文件虽提及虚拟位线DBL/XDBL，但未描述其具有专门为建模跨组传输延迟而设计的长度，也未使用“哑位总线”这一概念。 |
| **S**：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟《未公开》 | 无相应内容。 | 对比文件未提及写时钟总线。 |
| **T**：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电《未公开》 | 无相应内容。 | 对比文件中，虚拟位线的放电是通过虚拟存储单元22a（其包含多个晶体管）实现的，而非通过简单的反相器。因此，该具体结构未被公开。 |
| **U**：其特征在于，所述哑位总线包括金属层中对应的迹线《未公开》 | 无相应内容。 | 对比文件未提及哑位总线的具体物理实现（如金属层迹线）。 |
| **V**：其特征在于，所述哑位总线包括折叠的哑位总线《未公开》 | 无相应内容。 | 对比文件未提及折叠的总线结构。 |
<<<G>>><<<M>>><<<a>>><<<d>>><<<h>>><<<p>>>