**对比文件名称**：2015-08-18_ES2543388T_发明专利_ES2543388T3 Sistema y procedimiento de operación de un dispositivo de memoria
**目标专利名称**：跨不同功率域的字线和位线跟踪CN107438883B
**本次调用的模型名称**：GPT-4
经过对目标专利说明书和权利要求书的深入理解，并结合对比文件内容进行严谨比对，现创建特征比对表格如下。目标专利的核心在于提供一种跨不同功率域（逻辑功率域CX和存储器功率域MX）的延迟建模电路，其通过两个独立的延迟路径（一个在逻辑功率域，一个在存储器功率域）分别模拟行解码时段和列解码时段，并最终通过逻辑电路（如NOR门）结合两者的完成来触发后续建模（如驱动哑字线、放电哑位线等），从而准确跟踪在不同电源电压条件下字线和位线路径的可变延迟。对比文件虽然也涉及存储器时序控制，但其核心目的是通过一个环路电路（circuito de bucle）来维持字线信号和读出放大器使能信号之间的延迟恒定，且其技术手段和架构与目标专利存在本质区别。
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 (段落标号/位置) | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号<br>**《未公开》** | 对比文件描述了生成第一信号的过程：“El procedimiento incluye también en respuesta a la recepción de control de entrada la generación por medio de una primera señal mediante la adición de un primer retardo a la señal de entrada ... Por ejemplo, la primera señal puede ser una primera señal 201 de la FIG. 2 y la segunda señal puede ser la segunda señal 203 de la FIG. 2. La primera señal puede ser generada por un primer conjunto de elementos de retardo, como por ejemplo el primer conjunto de puertas 234 de la FIG. 2...” （参见段落描述部分，例如在段落开头附近） | 对比文件公开了通过第一组延迟元件（primer conjunto de elementos de retardo 234）向输入信号（señal de entrada 231）添加第一延迟来生成第一信号（primera señal 201）。该第一信号被发送到环路电路（circuito de bucle 214）以启动其操作。然而，目标专利中的“第一延迟电路”被明确配置为“将存储器时钟延迟所模拟的行解码时段”，其目的是建模字线发展路径（涉及逻辑和存储器功率域）的延迟。对比文件中的第一信号及其生成延迟，其目的是为了启动环路电路以最终生成一个与字线信号具有恒定延迟的读出放大器使能信号，并未被描述为用于“模拟行解码时段”。两者目的和作用不同。因此，对比文件未直接公开该技术特征。本领域技术人员也无法从对比文件中毫无疑义地得出或合理推断出存在一个专门用于模拟行解码时段的“第一延迟电路”。 |
| **技术特征B**：，所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分，<br>**《未公开》** | 对比文件提到了电压域：“El circuito de habilitación de línea de palabra puede ser un dominio de tensión lógico que tenga una primera tensión de alimentación, por ejemplo la primera tensión de alimentación Vdd_L 262 de la FIG. 2, y la célula bit puede situarse en un dominio de tensión de memoria con una segunda tensión de alimentación, por ejemplo la segunda tensión de alimentación Vdd_H 266 de la FIG. 2.” （参见段落描述部分） | 对比文件公开了存在逻辑电压域（dominio de tensión lógico， Vdd_L）和存储器电压域（dominio de tensión de memoria， Vdd_H）。然而，对于生成第一信号201的“第一组延迟元件234”，对比文件并未明确说明其位于哪个电压域，更未说明其属于一个专门用于延迟时钟信号的“逻辑功率域部分”。目标专利中“逻辑功率域部分”是“第一延迟电路”中专门用于延迟时钟信号的特定部分，其作用是与后续的电平移位器配合以模拟跨功率域的延迟。对比文件没有公开这样的结构划分和功能配置。因此，该技术特征未被直接公开。由于对比文件未描述第一延迟路径的功率域属性，本领域技术人员也无法合理推断出存在这样一个明确配置在逻辑功率域、专门用于延迟时钟信号的电路部分。 |
| **技术特征C**：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器<br>**《未公开》** | 对比文件全文未提及任何“电平移位器”（level shifter）。 | 目标专利中“第一电平移位器”是关键部件，用于将逻辑功率域中延迟后的信号电平移位到存储器功率域，以产生最终的第一输出信号，这是实现跨功率域延迟建模的核心。对比文件中完全没有提及任何电平移位器结构。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征D**：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号<br>**《未公开》** | 对比文件描述了生成第二信号的过程：“... y la generación de una segunda señal mediante la adición a un segundo retardo a la segunda señal, en la referencia numeral 608... y la segunda señal puede ser generada por un segundo conjunto de elementos de retardo, por ejemplo acoplando de forma seriada los primero y segundo conjuntos de cuerdas 234 y 236 de la FIG. 2.” （参见段落描述部分） | 对比文件公开了通过第二组延迟元件（可能串联第一和第二组延迟元件234和236）向第二信号添加第二延迟来生成第二信号（segunda señal 203）。该第二信号被发送到字线使能电路（circuito de habilitación de línea de palabra 212）以启动字线信号的生成。然而，目标专利中的“第二延迟电路”被明确配置为“将所述存储器时钟信号延迟所模拟的列解码时段”，其目的是建模位线发展路径（主要在存储器功率域）的延迟。对比文件中的第二信号及其生成延迟，其目的是为了生成字线使能信号，并未被描述为用于“模拟列解码时段”。两者目的和作用不同。因此，对比文件未直接公开该技术特征。本领域技术人员也无法从对比文件中毫无疑义地得出或合理推断出存在一个专门用于模拟列解码时段的“第二延迟电路”。 |
| **技术特征E**：，所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器，<br>**《未公开》** | 对比文件全文未提及任何“电平移位器”（level shifter）或“哑写时钟”（dummy write clock）。 | 目标专利中“第二电平移位器”是第二延迟电路的关键部分，用于将存储器时钟信号电平移位到存储器功率域，产生“哑写时钟”，这是模拟列解码路径中时钟电平移位步骤所必需的。对比文件中完全没有提及这些概念和结构。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征F**：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分<br>**《未公开》** | 对比文件未提及“哑写时钟”以及专门在存储器功率域中延迟该时钟以形成输出信号的部分。 | 目标专利的该特征限定了第二延迟电路中在电平移位之后、位于存储器功率域内的延迟部分。对比文件未公开任何类似“哑写时钟”的信号，也未描述在存储器功率域内对此类信号进行延迟以产生特定输出信号的电路部分。因此，该技术特征未被公开。 |
| **技术特征G**：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。<br>**《未公开》** | 对比文件描述了环路电路：“... el circuito de bucle puede incluir una porción de circuito programable y una porción de circuito lógico, por ejemplo la porción de circuito programable 244 y la porción de circuito lógico 246.” （参见段落描述部分） | 对比文件公开了环路电路（circuito de bucle 214），它包含可编程部分（244）和逻辑部分（246）。该环路电路接收第一信号201并操作，最终产生读出放大器使能信号（senal de habilitación del amplificador de lectura）。其功能是根据逻辑电压对延迟进行编程，以保持字线信号与读出放大器使能信号之间的延迟恒定。目标专利中的“逻辑电路”（例如NOR门212）被配置为响应于分别模拟行解码和列解码完成的两个独立延迟路径的输出信号，从而断言一个逻辑输出信号（用于驱动哑字线）。两者功能不同：对比文件的环路电路用于产生一个使能信号并调整其与字线的时序关系；目标专利的逻辑电路用于结合两个独立建模路径的完成事件。因此，对比文件未直接公开该技术特征。虽然都涉及逻辑处理，但目的、输入和输出均不同，本领域技术人员无法从对比文件合理推断出目标专利的特定逻辑电路配置。 |
| **技术特征H**：其特征在于，进一步包括：存储器功率域字线<br>**《直接公开》** | 对比文件多次提及字线（línea de palabra），例如：“... iniciar la generación de una señal de línea de palabra en la línea de palabra...” （参见段落描述部分） | 对比文件明确公开了存储器系统中的字线（línea de palabra），这是存储器领域的基础元件。目标专利中的“存储器功率域字线”即为处于存储器功率域的字线。对比文件虽未明确使用“存储器功率域”一词，但其描述了存储器单元位于存储器电压域（dominio de tensión de memoria， Vdd_H），而字线正是连接并控制这些存储器单元的，因此本领域技术人员能够毫无疑义地确定该字线处于存储器功率域。因此，该技术特征被对比文件直接公开。 |
| **技术特征I**：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。<br>**《未公开》** | 对比文件描述了字线信号的生成：“... el envío de una segunda señal a un circuito de habilitación de línea de palabra para iniciar la generación de una señal de línea de palabra en la línea de palabra...” （参见段落描述部分） | 对比文件公开了存在字线使能电路（circuito de habilitación de línea de palabra 212）用于生成字线信号。这可以理解为一条字线发展路径。然而，目标专利明确限定了该路径的延迟“等于行解码时段”，并且第一延迟电路被配置为模拟的时段等于这个“行解码时段”。对比文件完全没有提及“行解码时段”这一概念，也没有描述任何电路被配置为模拟一个等于字线发展路径实际延迟的时段。对比文件关注的是字线信号与另一个信号（读出放大器使能）之间的相对延迟恒定，而非模拟字线路径自身的绝对延迟。因此，该技术特征未被直接公开。本领域技术人员也无法从对比文件推断出这种特定的、用于精确复制实际路径延迟的建模关系。 |
| **技术特征J**：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。<br>**《未公开》** | 对比文件全文未提及“行解码总线”或“哑行解码总线”。 | 目标专利中利用物理长度匹配的“哑行解码总线”来精确模拟实际行解码总线的传输延迟，这是其延迟建模的关键细节。对比文件中完全没有涉及任何与总线长度匹配相关的概念或结构。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征K**：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。<br>**《未公开》** | 对比文件全文未提及“哑行解码总线”，更不用说其折叠结构。 | 同上，对比文件未公开任何“哑行解码总线”，因此其折叠特征自然也未被公开。 |
| **技术特征L**：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线<br>**《未公开》** | 对比文件全文未提及“哑字线”（dummy word line）。 | 目标专利中的“哑字线”是跟踪电路的一部分，用于模拟实际字线的充电延迟。对比文件中完全没有这一概念和结构。因此，该技术特征未被公开。 |
| **技术特征M**：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。<br>**《未公开》** | 对比文件提到了“línea de bit ficticia”（哑位线/伪位线）：“... para controlar un régimen de descarga de la línea de bit ficticia precargada 243.” （参见段落描述部分） | 对比文件公开了存在一条预充电的哑位线243（línea de bit ficticia precargada），并且其放电速率受控制信号215控制。然而，目标专利中的哑位线是“响应于所述哑字线的断言而被放电”。这是一个特定的触发机制：哑字线的断言（由逻辑输出信号驱动）导致哑位线放电。对比文件中哑位线243的放电是由环路电路（circuito de bucle 214）中的可编程部分244控制的，目的是模拟位线放电以调整时序，其触发机制与哑字线无关。两者虽然都涉及哑位线，但触发和控制的逻辑关系完全不同。因此，该技术特征未被直接公开。由于控制机制和架构目的不同，本领域技术人员也无法从对比文件合理推断出目标专利这种由哑字线断言来触发哑位线放电的特定配置。 |
| **技术特征N**：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。<br>**《未公开》** | 对比文件全文未提及在哑位线放电之后模拟“写操作时段”的“第三延迟电路”，也未提及“就绪输出信号”（ready output signal）。 | 目标专利的该特征涉及在哑位线放电后，进一步模拟位单元内部翻转所需的写操作时间，并产生就绪信号。这是目标专利跟踪链路的后续步骤。对比文件中完全没有涉及这一后续的写操作时段模拟电路。因此，该技术特征未被公开。 |
| **技术特征O**：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。<br>**《隐含公开》** | 对比文件描述了控制哑位线放电的多个装置：“... una señal de control es suministrada a múltiples dispositivos de descarga de la porción de circuito programable para controlar un régimen de descarga de una línea de bit ficticia... por ejemplo la señal de control puede ser la señal de control 215 de la FIG. 2 suministrada a los múltiples dispositivos de descarga 248 para controlar un régimen de descarga de la línea de bit ficticia precargada 243.” （参见段落描述部分） | 对比文件公开了存在多个放电装置（múltiples dispositivos de descarga 248）连接到哑位线（línea de bit ficticia 243），并且这些装置由控制信号（señal de control 215）控制，以调节哑位线的放电速率。这实质上公开了“多条可选支路耦合在哑位线与地之间，每条支路由对应调谐信号控制成传导”的技术方案。虽然对比文件未使用“可选支路”和“调谐信号”的精确措辞，但“多个放电装置”即相当于多条支路，“控制信号”即相当于调谐信号，其作用都是通过控制哪些支路导通来调节放电速率，从而模拟不同工艺角。因此，本领域技术人员能够从对比文件公开的“多个放电装置由控制信号控制”这一内容，合理推断出目标专利的该技术特征。 |
| **技术特征P**：其特征在于，进一步包括：存储器功率域位线<br>**《直接公开》** | 对比文件提到了位线：“... la célula bit 202 acoplada al amplificador de lectura 204 por medio de las líneas de bit 208 y 210.” （参见段落开头部分） | 对比文件明确公开了存储器系统中的位线（líneas de bit 208 y 210），这是存储器领域的基础元件。目标专利中的“存储器功率域位线”即为处于存储器功率域的位线。对比文件虽未明确使用“存储器功率域”一词，但其描述了存储器单元位于存储器电压域（Vdd_H），而位线正是连接这些存储器单元的，因此本领域技术人员能够毫无疑义地确定该位线处于存储器功率域。因此，该技术特征被对比文件直接公开。 |
| **技术特征Q**：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。<br>**《未公开》** | 对比文件未明确描述完整的“位线发展路径”。其关注点在于通过环路电路控制哑位线的放电来调整时序。 | 目标专利明确限定了实际的位线发展路径及其延迟（列解码时段），并进一步限定了第二延迟电路被配置为模拟该时段的至少一部分。对比文件完全没有提及“列解码时段”这一概念，也没有描述任何电路被配置为模拟实际位线放电路径的延迟（无论是全部还是一部分）。其哑位线放电电路是用于调整读出放大器使能时序的，而非模拟位线写入路径的延迟。因此，该技术特征未被直接公开。本领域技术人员也无法从对比文件推断出这种特定的建模关系。 |
| **技术特征R**：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。<br>**《未公开》** | 对比文件全文未提及“哑位总线”（dummy bit bus）。 | 目标专利中利用物理长度匹配的“哑位总线”来精确模拟实际位总线的传输延迟。对比文件中完全没有涉及任何与总线长度匹配相关的概念或结构。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征S**：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。<br>**《未公开》** | 对比文件全文未提及“写时钟总线”（write clock bus）或从其延迟中减去其传播延迟的概念。 | 目标专利的该特征涉及一个特定的实现细节，即由于写时钟总线与字线延迟相似，因此在建模列解码时段时可能减去其延迟。这是非常具体且未被对比文件披露的实施方案。因此，该技术特征未被公开。 |
| **技术特征T**：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。<br>**《未公开》** | 对比文件全文未提及“哑字线”，因此也不存在耦合在哑字线和哑位线之间的反相器。 | 目标专利的该特征限定了哑字线通过一个反相器来控制哑位线放电的具体连接方式。对比文件中哑位线的放电由环路电路中的可编程部分控制，而非由哑字线通过反相器控制。因此，该技术特征未被公开。 |
| **技术特征U**：其特征在于，所述哑位总线包括金属层中对应的迹线。<br>**《未公开》** | 对比文件全文未提及“哑位总线”，因此其具体实现为金属层迹线自然也未被公开。 | 该特征是技术特征R中“哑位总线”的具体物理实现方式。由于对比文件未公开哑位总线本身，因此该具体实现特征也未被公开。 |
| **技术特征V**：其特征在于，所述哑位总线包括折叠的哑位总线。<br>**《未公开》** | 对比文件全文未提及“哑位总线”，因此其折叠结构自然也未被公开。 | 同上，对比文件未公开任何“哑位总线”，因此其折叠特征也未被公开。 |
**结论**：根据以上分析，对比文件仅直接公开了技术特征H（存储器功率域字线）和技术特征P（存储器功率域位线），隐含公开了技术特征O（多条可选支路）。其余技术特征均未被对比文件直接公开或隐含公开。
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