对比文件名称：2009-05-05_US7528754B_发明授权_US07528754B1 Finite impulse response digital to analog converter
目标专利名称：具有内建负载衰减器的宽带数/模转换器CN102549929B
模型名称：GPT-4
### **特征比对表格**
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：其包括：数/模转换器DAC，其具有第一输出端和第二输出端，《直接公开》 | [0044] 段落：“FIR RF DAC 804...对于每个接收到的数字比特（例如0或1），FIR RF DAC 804决定将电流传播到第一输出路径812或第二输出路径814。...输出电压电平跨第一电阻816（Vout+）和第二电阻818（Vout-）提供...” | 对比文件明确公开了其FIR RF DAC具有两个输出路径（第一输出路径812和第二输出路径814），分别对应差动输出电压Vout+和Vout-。这直接对应于目标专利中DAC具有第一输出端和第二输出端的技术特征。 |
| **技术特征B**：其中所述DAC包括双级联电流源和差动电流模式开关DCMS，《直接公开》 | [0036] 段落：“图5...晶体管502...是混频器，晶体管504（“MCASC”）用于提高输出阻抗。这种技术被称为“共源共栅（cascode）”拓扑。”<br>[0036] 段落：“晶体管506（“IF+”）和晶体管508（“IF-”）根据输入数字信号‘Q’和‘<span style="text-decoration: overline">Q</span>’的值将电流引导到右路径或左路径。” | 1. **双级联电流源**：对比文件图5及说明书[0036]明确描述了使用共源共栅（cascode）晶体管（MCASC，504）来提高输出阻抗，其与晶体管MRF（502）串联，构成了一个双级联（共源共栅）电流源结构。<br>2. **差动电流模式开关（DCMS）**：对比文件图5及说明书[0036]明确公开了由晶体管IF+（506）和IF-（508）构成的开关对，它们根据互补的数字输入信号（Q和<span style="text-decoration: overline">Q</span>）将电流引导到两个不同的输出路径（IREF+或IREF-），这构成了一个典型的差动电流模式开关。 |
| **技术特征C**：直流DC补偿级，其具有连接到所述DAC相应的所述第一输出端和第二输出端的第一输出端和第二输出端，《未公开》 | 未发现相关描述。 | 对比文件全文中没有提及任何为DAC提供额外直流电流以补偿或支持其他电路模块（如负载衰减器）的独立“DC补偿级”。其电路架构中不存在此部件及相应的连接关系。 |
| **技术特征D**：负载衰减器，其经适配以起隔离级的作用且具有第一输入端和第二输入端，《未公开》 | 未发现相关描述。 | 对比文件中的DAC输出直接通过电阻（图8中的816、818）转换为电压，或连接到后续电路，并未描述任何位于DAC输出端之后、专门用于隔离DAC与负载、并具有衰减或阻抗变换功能的“负载衰减器”模块。 |
| **技术特征E**：其中所述DAC的所述第一输出端和第二输出端和所述DC补偿级的所述第一输出端和第二输出端被输入进所述负载衰减器相应的所述第一输入端和第二输入端，《未公开》 | 未发现相关描述。 | 由于对比文件既未公开“DC补偿级”（特征C），也未公开“负载衰减器”（特征D），因此将DAC和DC补偿级的输出连接到负载衰减器输入端的连接关系自然也不存在。 |
| **技术特征F**：且其中所述DC补偿级提供额外电流以使能所述负载衰减器在它的整个操作区域上的操作。《未公开》 | 未发现相关描述。 | 对比文件中没有DC补偿级，因此也不存在其“提供额外电流以使能负载衰减器操作”的功能描述。 |
| **技术特征G**：其中所述双级联电流源具有输出端且所述DCMS具有输入端，且其中所述双级联电流源的所述输出端连接到所述DCMS的所述输入端且连接到导轨电压。《隐含公开》 | [0036] 段落（结合图5）：“晶体管502...是混频器，晶体管504（“MCASC”）用于提高输出阻抗。...晶体管506（“IF+”）和晶体管508（“IF-”）...将电流引导到右路径或左路径...” <br>图5显示晶体管504（MCASC）的漏极连接到晶体管506和508（IF+, IF-）的源极。 | 1. **连接关系**：对比文件图5清晰地显示，共源共栅晶体管MCASC（504）的漏极（即双级联电流源的输出端）连接到开关晶体管IF+（506）和IF-（508）的源极（即DCMS的输入端）。<br>2. **连接到导轨电压**：虽然对比文件图5中未明确标注“导轨电压”，但本领域技术人员能够毫无疑义地理解，在CMOS集成电路中，晶体管502（MRF）的源极接地（VSS），晶体管504（MCASC）的源极连接到502的漏极，而502的栅极由VLO驱动以产生电流。这里的“地”（VSS）和提供偏置电压VCASC的电源轨，共同构成了为电流源提供工作电压的“导轨电压”系统。因此，双级联电流源通过电源和地连接到导轨电压，其输出端连接到DCMS输入端的技术方案已被隐含公开。 |
| **技术特征H**：其中所述双级联电流源包括：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到导轨电压且所述第一PMOS晶体管的栅极连接到第一偏压电压《未公开》 | [0036] 段落（结合图5）：“晶体管502...是混频器，晶体管504（“MCASC”）用于提高输出阻抗。” 图5明确显示晶体管502和504均为NMOS晶体管。 | 对比文件明确公开的双级联电流源由两个NMOS晶体管（502和504）构成。目标专利要求保护的双级联电流源明确限定为使用**PMOS**晶体管。NMOS和PMOS是导电沟道类型相反的半导体器件，在电路中的连接方式、偏置电压极性、以及在某些性能上存在本质区别。本领域技术人员不能从对比文件公开的NMOS级联结构直接且毫无疑义地得出使用PMOS晶体管的相同技术方案。 |
| **技术特征I**：第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述第一PMOS晶体管的漏极且所述第二PMOS晶体管的栅极连接到第二偏压电压。《未公开》 | 同上。 | 理由同特征H。对比文件公开的第二晶体管（504）是NMOS，而非目标专利限定的PMOS。 |
| **技术特征J**：其中从所述负载衰减器发现的所述DAC的电阻等于所述第二PMOS晶体管的跨导乘以第一电阻乘以第二电阻，其中所述第一电阻是所述第二PMOS晶体管的从漏极到所述源极的电阻，且其中所述第二电阻是所述第一PMOS晶体管的从所述漏极到所述源极的电阻。《未公开》 | 未发现相关描述。 | 该特征描述了目标专利中特定电路结构（双级联PMOS电流源配合负载衰减器）下的一个具体阻抗计算公式。对比文件既未公开负载衰减器，其电流源结构（NMOS）也与目标专利不同，因此不可能公开此特定公式及其中涉及的参数定义。 |
| **技术特征K**：其中所述DCMS包括：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到所述双级联电流源的所述输出端，所述第一PMOS晶体管的栅极连接到第一数据输入端，且所述第一PMOS晶体管的漏极连接到所述DAC的所述第一输出端《未公开》 | [0036] 段落（结合图5）：“晶体管506（“IF+”）和晶体管508（“IF-”）根据输入数字信号‘Q’和‘<span style="text-decoration: overline">Q</span>’的值将电流引导到右路径或左路径。” 图5明确显示晶体管506和508均为NMOS晶体管。 | 对比文件明确公开的差动开关（DCMS）由两个NMOS晶体管（506和508）构成。目标专利要求保护的DCMS明确限定为使用**PMOS**晶体管。两者器件类型不同，技术方案存在实质差异。 |
| **技术特征L**：第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述双级联电流源的所述输出端，所述第二PMOS晶体管的栅极连接到第二数据输入端，且所述第二PMOS晶体管的漏极连接到所述DAC的所述第二输出端。《未公开》 | 同上。 | 理由同特征K。对比文件公开的第二开关晶体管（508）是NMOS，而非PMOS。 |
| **技术特征M**：其中所述DC补偿级包括：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到导轨电压，其中所述第一PMOS晶体管的漏极连接到所述DAC的所述第一输出端，且其中所述第一PMOS晶体管的栅极连接到PMOS偏压电压VBP《未公开》 | 未发现相关描述。 | 对比文件全文中未公开任何“DC补偿级”及其具体电路构成（如使用PMOS晶体管，并连接到DAC输出端和特定偏压VBP）。 |
| **技术特征N**：第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述导轨电压，其中所述第二PMOS晶体管的漏极连接到所述DAC的所述第二输出端，且其中所述第二PMOS晶体管的栅极连接到VBP。《未公开》 | 未发现相关描述。 | 理由同特征M。 |
| **技术特征O**：其中所述负载衰减器包括：第一放大器，其中所述第一放大器的正输入端接收第一参考信号《未公开》 | 未发现相关描述。 | 对比文件全文中未公开任何“负载衰减器”结构，更未公开其包含放大器以及放大器正输入端接收参考信号的具体构成。 |
| **技术特征P**：第一p型金属氧化物半导体PMOS晶体管，其中所述第一PMOS晶体管的源极连接到所述负载衰减器的所述第一输入端和所述第一放大器的负输入端，其中所述第一PMOS晶体管的栅极连接到所述第一放大器的输出端，且其中所述第一PMOS晶体管的漏极连接到所述负载衰减器的第一输出端《未公开》 | 未发现相关描述。 | 对比文件未公开负载衰减器，因此也未公开负载衰减器内部由运算放大器与PMOS晶体管构成的反馈控制电路的具体连接关系。 |
| **技术特征Q**：第二放大器，其中所述第二放大器的正输入端接收第二参考信号《未公开》 | 未发现相关描述。 | 理由同特征O。 |
| **技术特征R**：第二PMOS晶体管，其中所述第二PMOS晶体管的源极连接到所述负载衰减器的所述第二输入端和所述第二放大器的负输入端，其中所述第二PMOS晶体管的栅极连接到所述第二放大器的输出端，且其中所述第二PMOS晶体管的漏极连接到所述负载衰减器的第二输出端。《未公开》 | 未发现相关描述。 | 理由同特征P。 |
| **技术特征S**：其中所述第一放大器和第二放大器具有转移函数，其中所述第一PMOS晶体管和所述第二PMOS晶体管具有跨导，且其中从所述DAC发现的所述负载衰减器的电阻是所述转移函数与所述跨导的商的倒数。《未公开》 | 未发现相关描述。 | 该特征描述了负载衰减器内部有源电路的特定阻抗关系。对比文件未公开负载衰减器，因此也不可能公开其内部放大器与晶体管的参数关系及由此推导出的阻抗特性。 |
| **技术特征T**：其中从所述负载衰减器发现的所述DAC的电阻与从所述DAC发现的所述负载衰减器的电阻的比率的值的计算不受外部负载电阻限制。《未公开》 | 未发现相关描述。 | 该特征描述了采用负载衰减器后带来的技术效果——DAC看到的阻抗比不再受外部负载限制。对比文件未采用负载衰减器结构，其DAC输出阻抗与负载电阻直接相关，因此未公开此技术效果或相关论述。 |
| **技术特征U**：其中所述负载衰减器起作用以避免从所述DAC中发现输出摆动，从而减小所述DAC的信号/代码相依行为。《未公开》 | 未发现相关描述。 | 该特征描述了负载衰减器的功能和作用。对比文件未采用负载衰减器，其DAC的输出节点（开关管的漏极）直接通过电阻（图8中的816、818）产生电压，该节点电压会随输出电流变化，即存在输出摆动。对比文件未提及任何用于避免DAC输出节点摆动的隔离结构或相关技术效果。 |
| **技术特征V**：其中所述负载衰减器的输入节点的低阻抗实现短时脉冲波形干扰能量的快速释放。《未公开》 | 未发现相关描述。 | 该特征描述了负载衰减器带来的另一技术效果。对比文件未公开负载衰减器，也未提及通过低阻抗节点快速释放短时脉冲波形干扰（glitch）能量的技术手段或效果。 |
| **技术特征W**：其进一步包括连接到所述负载衰减器的输出端的滤波器。《未公开》 | 未发现相关描述。 | 目标专利的滤波器（图3中的354）是直接连接到负载衰减器（330）的输出端。对比文件虽然可能包含滤波器（如背景技术中提到的重建滤波器），但其电路架构（如图8）中DAC的输出直接通过电阻产生电压，并未显示或描述有滤波器连接在类似负载衰减器这样的隔离级之后。因此，该特定的连接关系未被公开。 |
| **技术特征X**：其中所述DAC是低功率高分辨率宽带DAC。《隐含公开》 | [0003] 段落：“无线通信行业的发展和对高数据速率多媒体无线连接的需求，对收发器在单片集成、功耗、线性度、效率和噪声方面提出了严格的要求。”<br>[0020] 段落：“这允许由于单比特(ΣΔ)-DAC而实现高线性度，并且由于使用小电流源、对共源共栅阻抗提升晶体管的需求减少以及功耗的降低，使得其可以迁移到深亚微米CMOS技术。”<br>[0021] 段落：“本发明提供了一种新颖的数模转换器(DAC)架构...适合于将数字带通ΣΔ调制信号转换为射频的噪声整形模拟波形。” | 1. **宽带**：对比文件[0021]明确指出其DAC用于将数字IF信号转换为RF信号，适用于射频应用，这必然要求DAC具有宽带宽特性。<br>2. **高分辨率**：对比文件[0020]提到其采用单比特ΣΔ调制器，结合FIR滤波来抑制量化噪声，从而达到高线性度（这是高分辨率DAC的关键指标）。高线性度是实现高有效分辨率（ENOB）的基础。<br>3. **低功率**：对比文件[0003]强调了对低功耗的需求，[0020]具体指出其设计由于使用小电流源、减少了对共源共栅晶体管的需求，从而降低了功耗。这明确指向了“低功率”的设计目标和技术效果。<br>因此，本领域技术人员阅读对比文件后，能够合理推断出其所描述的DAC是为了满足无线通信需求而设计的、具有低功耗、高线性度（高分辨率）和宽带特性的DAC。该技术特征被对比文件隐含公开。 |
<<<A>>><<<B>>><<<x>>>