对比文件名称：2003-01-10_JP2003007055A_发明专利_JP2003007055A Semiconductor memory
目标专利名称：跨不同功率域的字线和位线跟踪CN107438883B
本次调用的模型名称：专利创造性评估模型
根据目标专利说明书和权利要求书，以及对比文件JP2003007055A的说明书内容，现创建特征比对表格如下：
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 (段落标号或部分) | 公开性论述 |
| 技术特征A《直接公开》 | 【００２３】“外部から入力されるクロック信号ＣＫ及びアドレス信号ＡＤＤＲＥＳＳに基づいて、コントロール回路１１は、デコーダ回路１２よりもコントロール回路１１に近い側に設けられるダミーワードデコーダ２５を制御する。 ダミーワードデコーダ２５は、...ダミーワード線回路２６のダミーワード線を活性化することで、ダミーメモリセル２７に読み出し信号を供給する。” <br>【００２５】“これによって、データ読み出し経路...を介して読み出された実際のデータが...出力される。” <br>【００３０】“適切な遅延時間を実現するようにしている。” | 对比文件公开了一种自定时电路（セルフタイミング回路），该电路用于模拟实际数据访问路径（包括字线路径）的延迟，以生成用于控制读/写操作的定时控制信号（如【０００４】，【００２５】，【００４２】所述）。其虚拟字线解码器25、虚拟字线电路26、虚拟存储单元27等构成的第一延迟路径，接收时钟信号CK并模拟从控制电路11到字线激活的延迟（即行解码时段），最终产生一个信号（虚拟存储单元信号）输出给控制电路11。这与目标专利中第一延迟电路的功能（延迟时钟以模拟行解码时段并产生第一输出信号）是相同的。因此，本领域技术人员能够毫无疑义地得出对比文件公开了技术特征A。 |
| 技术特征B《未公开》 | 无对应内容。 | 目标专利的技术特征B明确限定了第一延迟电路包括“逻辑功率域部分”，该部分由逻辑电源电压供电，用于延迟时钟信号。对比文件中虽然描述了控制电路11、虚拟字线解码器25等构成的延迟路径，但并未将电路划分为不同的功率域（power domain），也没有提及“逻辑功率域”或由独立的逻辑电源供电。对比文件的目的是通过减小虚拟路径的负载和驱动能力来降低功耗（【００１０】-【００１３】），而非解决跨不同功率域的延迟建模问题。因此，对比文件未公开技术特征B。 |
| 技术特征C《未公开》 | 无对应内容。 | 技术特征C限定了第一延迟电路进一步包括一个第一电平移位器，其根据存储器电源电压对延迟后的信号进行电平移位。电平移位器是用于在不同电压域（如逻辑电压域和存储器电压域）之间转换信号电平的关键部件。对比文件的整个说明书均未提及任何“电平移位器（level shifter）”，也未描述任何需要根据存储器电源电压进行信号电平转换的场景或电路。因此，对比文件既未直接公开也未隐含公开该特征。 |
| 技术特征D《直接公开》 | 【００２３】“外部から入力されるクロック信号ＣＫ及びアドレス信号ＡＤＤＲＥＳＳに基づいて、コントロール回路１１は、...ダミーワードデコーダ２５を制御する。...ダミーメモリセル２７に読み出し信号を供給する。...ダミーメモリセル２７から読み出されるダミーメモリセルの信号は、...ダミービット線回路２８のダミービット線を介して、コントロール回路１１に供給される。” <br>【００２６】-【００２８】描述了虚拟位线电路28的路径。 | 对比文件的自定时电路不仅模拟了字线路径（行解码）的延迟，也模拟了位线路径（列解码）的延迟。具体而言，虚拟存储单元27读取的信号通过虚拟位线电路28（包括虚拟位线34）传输至控制电路11（如【００２３】，【００２６】所述）。该虚拟位线路径模拟了从虚拟字线激活到数据信号通过位线传输的延迟，这对应于列解码时段。该路径同样接收来自控制电路11的时钟信号（CK）和地址信号（ADDRESS）的触发。因此，对比文件公开了第二延迟电路，其被配置为将存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号（即传输至控制电路11的虚拟位线信号）。 |
| 技术特征E《未公开》 | 无对应内容。 | 技术特征E明确限定了第二延迟电路包括一个第二电平移位器，用于将存储器时钟信号电平移位成存储器功率域的虚拟写时钟。如对特征C的分析，对比文件完全没有涉及电平移位器，也未区分逻辑功率域和存储器功率域，更没有“虚拟写时钟”这一概念。因此，该特征未被对比文件公开。 |
| 技术特征F《未公开》 | 无对应内容。 | 技术特征F限定了第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分。虽然对比文件公开了虚拟位线路径（特征D），但该路径的构成并未被描述为包含“存储器功率域部分”，因为对比文件没有功率域的划分。此外，该路径的延迟来源于虚拟位线34的负载和可能的缓冲器（如【００２６】，【００４０】中的バッファ３５），而不是从一个“哑写时钟”开始的延迟链。因此，该特征未被公开。 |
| 技术特征G《直接公开》 | 【００２３】“コントロール回路１１は、このダミーメモリセルの信号に基づいて、リードライトアンプ１４にセンスアンプ活性化信号を供給し、実際の読み出しデータを増幅する。” <br>【００４２】“コントロール回路１１は、この信号に応答してリードライトアンプ１４のセンスアンプを活性化するためのセンスアンプ活性化信号を生成する。” | 对比文件中的控制电路11接收来自虚拟字线路径和虚拟位线路径的信号（即第一输出信号和第二输出信号）。控制电路11基于这些信号（特别是虚拟位线路径传来的信号）生成一个定时控制信号（センスアンプ活性化信号）。这个生成动作意味着控制电路11需要“处理”来自两条路径的信号，并在它们都完成（即模拟的行解码和列解码时段完成）后，才断言（生成）该定时控制信号。这相当于一个逻辑电路（控制电路11的一部分）响应于两个模拟延迟的完成而断言一个逻辑输出信号（センスアンプ活性化信号）。因此，该特征被直接公开。 |
| 技术特征H《未公开》 | 无对应内容。 | 技术特征H限定了“存储器功率域字线”。对比文件虽然提到了实际的字线（ワード線，如图5的WL1），但并未将其描述为位于一个独立的“存储器功率域”中，也未提及由独立的存储器电源电压供电。目标专利中“存储器功率域”是其解决跨功率域延迟建模问题的核心概念之一，而对比文件完全未涉及此概念。因此，该特征未被公开。 |
| 技术特征I《直接公开》 | 【０００７】“外部からコントロール回路１１に入力されるクロック信号ＣＫ及びアドレス信号ＡＤＤＲＥＳＳに基づいて、デコーダ回路１２によってメモリセルアレイ１３のワード線を選択的に活性化する” <br>【００２２】有相同描述。 <br>【００３０】“適切な遅延時間を実現するようにしている。” | 对比文件描述了实际的数据访问路径：基于时钟信号CK和地址信号，通过解码器电路12激活存储器阵列13的字线（【０００７】）。从时钟边沿到字线断言之间存在延迟，即行解码时段。同时，对比文件设置了虚拟路径（ダミーワードデコーダ25、ダミーワード線回路26等）来模拟这个延迟（【００２３】，【００３０】），目的是使虚拟路径的延迟与实际最坏情况路径（クリティカルパス）的延迟一致（【００３３】，【００３７】）。因此，对比文件公开了：1) 实际字线发展路径（从控制电路经解码器到字线）；2) 该路径的延迟等于行解码时段；3) 第一延迟电路（虚拟字线路径）被配置成使得模拟的行解码时段等于实际的行解码时段。 |
| 技术特征J《隐含公开》 | 【００２８】“ダミーデコード線３１、ダミーワード線３３、及びダミービット線３４を折り返すことで” <br>【００３３】“ダミーデコード線３１の配線負荷は、デコード線４９の配線負荷の１／４に設定され” | 技术特征J限定了第一延迟电路包括一个哑行解码总线，其长度等于实际字线发展路径中的行解码总线长度。对比文件虽然没有明确使用“行解码总线”或“哑行解码总线”的术语，但其描述了实际的解码线49（デコード線４９，见图4）以及用于模拟它的虚拟解码线31（ダミーデコード線３１）。【００３３】指出虚拟解码线31的配线负载被设置为实际解码线49的1/4，并且通过调整驱动能力使延迟相等，这隐含了虚拟解码线31是为了在电气特性上模拟实际解码线49而设计的。虽然长度可能因折返而物理上不同，但其电气延迟被设计为等效，本领域技术人员可以理解，为实现延迟匹配，虚拟路径中的对应部分（虚拟解码线31）需要具有与目标路径中对应部分（解码线49）相关的、经过调整（如通过负载和驱动能力缩放）的“有效长度”或电学长度。因此，可以合理推断对比文件隐含了具有相应长度（或等效电学特性）的哑行解码总线的概念。 |
| 技术特征K《直接公开》 | 【００２８】“ダミーデコード線３１、ダミーワード線３３、及びダミービット線３４を折り返すことで” <br>【００２７】“ダミーデコード線３１は、折り返されてバッファ３２に接続される。” | 对比文件在【００２８】和【００２７】中明确记载了虚拟解码线31是“折り返される”（折返的）。图3也清晰地展示了虚拟解码线31的折返布局。折返（folded）的哑行解码总线正是技术特征K所描述的内容。因此，该特征被直接公开。 |
| 技术特征L《直接公开》 | 【００２３】“ダミーワード線回路２６のダミーワード線を活性化する” <br>【００２７】“ダミーワード線３３は、図示されるように折り返されてダミーメモリセル２７に接続される。” | 对比文件明确公开了“ダミーワード線”（虚拟字线，dummy word line），即图3中的33。该虚拟字线是虚拟字线电路26的一部分，用于模拟实际字线的延迟和充电特性。因此，特征L被直接公开。 |
| 技术特征M《隐含公开》 | 【００２３】“ダミーメモリセル２７から読み出されるダミーメモリセルの信号は、...ダミービット線回路２８のダミービット線を介して、コントロール回路１１に供給される。” <br>【００２７】“ダミーワード線３３を活性化することでダミーメモリセル２７から読み出したセル信号は、ダミービット線回路２８のダミービット線３４を伝播して...” | 技术特征M限定了哑位线被配置成响应于哑字线的断言而被放电。对比文件公开了虚拟位线（ダミービット線34），并且描述了当虚拟字线33被激活（断言）时，从虚拟存储单元27读出的信号（セル信号）在虚拟位线34上传播（【００２７】）。在存储器电路中，当字线被断言以访问存储单元时，位线会根据存储单元中存储的数据状态被充电或放电。对比文件虽然没有明确使用“放电”一词来描述虚拟位线34的状态变化，但其描述了虚拟字线激活导致虚拟存储单元信号出现在虚拟位线上这一过程。本领域技术人员可以合理推断，为了模拟实际位线的行为，虚拟位线34在虚拟字线33断言时，其电压状态会发生改变（例如，从预充电状态放电或充电），以模拟实际位线在访问操作中的响应。因此，该特征被隐含公开。 |
| 技术特征N《未公开》 | 【００２６】-【００２７】描述了虚拟位线信号传播至缓冲器35。 <br>【００４０】“ダミービット線３４の信号は、ダミーセンスアンプとして機能するバッファ３５により増幅され、コントロール回路１１に供給される。” | 技术特征N限定了第三延迟电路，用于在哑位线放电后模拟一个写操作时段，并断言一个就绪信号。对比文件的自定时电路用于读操作定时控制（生成读出放大器激活信号）。其虚拟路径模拟的是读访问路径（字线激活、存储单元数据传送到位线、信号放大）的延迟，而非写操作时段。缓冲器35（バッファ３５）的作用是作为虚拟读出放大器（ダミーセンスアンプ）来放大虚拟位线上的信号（【００４０】），而不是模拟一个固定的写操作完成延迟并断言一个就绪信号。目标专利的“写操作时段”模拟是针对写操作的特定延迟，这在对比文件中没有对应。因此，该特征未被公开。 |
| 技术特征O《未公开》 | 无对应内容。 | 技术特征O限定了耦合在哑位线与地之间的多条可选支路，每条由调谐信号控制。对比文件中完全没有提及任何用于调谐哑位线放电速度的可选支路或调谐信号。其虚拟路径的延迟调整是通过改变负载大小和驱动晶体管的尺寸（驱动能力）来实现的（【００３３】，【００３７】，【００４１】），而非通过可切换的支路。因此，该特征未被公开。 |
| 技术特征P《未公开》 | 无对应内容。 | 技术特征P限定了“存储器功率域位线”。与特征H类似，对比文件提到了实际的位线（ビット線，如图6的BL），但并未将其描述为位于一个独立的“存储器功率域”中。因此，该特征未被公开。 |
| 技术特征Q《直接公开》 | 【０００７】“セル１９から読み出されたデータは、メモリセルアレイ１３のビット線である経路を介して、リードライトアンプ１４に供給される。” <br>【００２３】“ダミーメモリセル２７から読み出されるダミーメモリセルの信号は、...ダミービット線回路２８のダミービット線を介して、コントロール回路１１に供給される。” <br>【００３０】“適切な遅延時間を実現するようにしている。” | 对比文件描述了实际的数据读取路径：从存储单元19读出的数据通过位线（ビット線）传输到读/写放大器14（【０００７】）。从时钟边沿到数据通过位线传输完成之间存在延迟，这对应于列解码时段（在读操作中）。同时，对比文件设置了虚拟位线路径（虚拟位线电路28）来模拟这个延迟（【００２３】），目的是使虚拟路径的延迟与实际最坏情况路径的延迟一致（【００３０】，【００４１】）。因此，对比文件公开了：1) 实际位线发展路径（从存储单元经位线到放大器）；2) 该路径的延迟等于列解码时段；3) 第二延迟电路（虚拟位线路径）被配置成使得模拟的列解码时段等于实际的列解码时段（至少一部分，因为虚拟路径模拟了整个从字线激活到位线信号传送到放大器的路径，这包含了列解码的核心部分）。 |
| 技术特征R《直接公开》 | 【００２３】“ダミーメモリセル２７から読み出されるダミーメモリセルの信号は、...ダミービット線回路２８のダミービット線を介して、コントロール回路１１に供給される。” <br>【００４０】“ダミービット線３４の配線負荷は、ビット線ＢＬ及び／ＢＬの配線負荷の１／１６に設定され、更にダミービット線３４には１６個のダミーメモリセルが負荷として接続され、ビット線ＢＬ及び／ＢＬには２５６個のダミーメモリセルが負荷として接続される。” | 技术特征R限定了第二延迟电路包括哑位总线，其长度被配置为对跨至少一个存储器组的传输延迟进行建模。对比文件公开了虚拟位线（ダミービット線）34（【００２３】），并且【００４０】明确指出，虚拟位线34的负载（包括布线负载和连接的虚拟存储单元数量）被设置为实际位线负载的一定比例（1/16），以模拟实际位线的传输延迟。虚拟位线34本质上就是一个用于建模跨存储器阵列（组）的位线传输延迟的“哑位总线”。因此，该特征被直接公开。 |
| 技术特征S《未公开》 | 无对应内容。 | 技术特征S涉及“写时钟总线”及其传播延迟，并限定第二延迟电路模拟的列解码时段等于实际列解码时段减去写时钟总线传播延迟。对比文件描述的是读操作的自定时电路，其路径模拟的是读操作中从字线激活到数据出现在位线上的延迟。目标专利中“写时钟总线”是其写操作位线发展路径中的特定部件（见图1A的155）。对比文件完全没有提及“写时钟”或“写时钟总线”。因此，该特征未被公开。 |
| 技术特征T《未公开》 | 无对应内容。 | 技术特征T限定了耦合在哑字线和哑位线之间的反相器，用于响应于哑字线的断言而使哑位线放电。对比文件中，虚拟字线33激活虚拟存储单元27，虚拟存储单元27的输出信号再传输到虚拟位线34（【００２７】）。它们之间是通过虚拟存储单元27连接的，而不是直接通过一个反相器耦合。没有公开反相器直接连接哑字线和哑位线并用于放电的结构。因此，该特征未被公开。 |
| 技术特征U《未公开》 | 无对应内容。 | 技术特征U限定了哑位总线包括金属层中对应的迹线。对比文件虽然提到了布线负载（配線負荷），但并未具体说明虚拟位线34是在金属层中形成的迹线。本领域技术人员虽然可以推断集成电路中的互连线通常使用金属层，但该具体实现细节并非必然可以从对比文件中毫无疑义地得出或合理推断出来。因此，该特征未被公开。 |
| 技术特征V《直接公开》 | 【００２８】“ダミーデコード線３１、ダミーワード線３３、及びダミービット線３４を折り返すことで” <br>【００２７】“ダミービット線３４は、図示されるように折り返された配置となっている。” | 对比文件在【００２８】和【００２７】中明确记载了虚拟位线34（ダミービット線３４）是“折り返される”（折返的）或“折り返された配置”（折返的配置）。图3也展示了虚拟位线34的折返形状。这与技术特征V的“折叠的哑位总线”完全对应。因此，该特征被直接公开。 |
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