对比文件名称：2014-08-06_CN102007540B_发明授权_CN102007540B 高性能存储器编译器中的高级位线跟踪
目标专利名称：182跨不同功率域的字线和位线跟踪CN107438883B
模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号《隐含公开》 | 说明书第[0033]段：“虚拟字线DWL模仿真实字线WL，即其监视字线WL传播延迟。”；第[0039]段：“内部时钟信号ICLK被直接提供给虚拟字线DWL，这导致比实际位线BL早地跟踪虚拟位线DBL。”；图4时序图显示ICLK（虚拟字线DWL）信号从t1到t2的脉冲宽度。 | 对比文件公开了虚拟字线DWL直接接收内部时钟信号ICLK（相当于存储器时钟），其脉冲宽度（从t1到t2）模拟了真实字线WL的传播延迟（相当于行解码时段），并产生了一个输出（ICLK/DWL信号）。虽然对比文件未明确使用“第一延迟电路”和“行解码时段”的术语，但其虚拟字线DWL的启用时间和脉冲产生机制实质上构成了一个延迟电路，用于模拟字线相关的延迟并产生一个输出信号。因此，本领域技术人员能够从对比文件的内容中合理推断出该技术特征。 |
| **技术特征B**：，所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分，《未公开》 | 无相关描述。 | 目标专利中的“逻辑功率域部分”是核心概念，特指由独立于存储器电源的逻辑电源电压供电的电路部分，用于处理信号延迟。对比文件通篇未提及任何关于“逻辑功率域”、“存储器功率域”或不同电源域划分的内容。所有电路（包括控制块、解码器、字线驱动器等）都被视为在统一的电源环境下工作。因此，对比文件既未直接公开也未隐含公开涉及“逻辑功率域”的延迟部分。 |
| **技术特征C**：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器《未公开》 | 无相关描述。 | 目标专利的“电平移位器”是实现跨不同功率域（逻辑域到存储器域）信号转换的关键部件。对比文件完全没有涉及任何电平移位器（Level Shifter）的概念或功能。所有信号（如ICLK、DWL、WL）都被假定在相同的电压域下操作。因此，该技术特征未被对比文件公开。 |
| **技术特征D**：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号《隐含公开》 | 说明书第[0033]段：“虚拟位线DBL按与真实位线BL相同（或类似）的速率到期。”；第[0039]段：“内部时钟信号ICLK被直接提供给虚拟字线DWL...导致比实际位线BL早地跟踪虚拟位线DBL。”；图4时序图显示虚拟位线DBL从t1开始放电（到期），并在t2达到阈值ΔVdbl，产生就绪信号。 | 对比文件公开了虚拟位线DBL的放电过程，它响应于内部时钟信号ICLK（通过虚拟字线DWL）而开始，并以与真实位线BL相似的速率进行放电。虚拟位线DBL的放电时间（从t1到tdbl）实质上模拟了位线相关的延迟（相当于列解码时段），并且其放电状态（如达到阈值电压ΔVdbl）用于产生一个输出信号（就绪信号）。这构成了一个延迟电路的基本功能。因此，本领域技术人员能够合理推断出该技术特征。 |
| **技术特征E**：，所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器，《未公开》 | 无相关描述。 | 同技术特征C，电平移位器是目标专利中用于处理跨功率域信号的关键部件。对比文件完全没有提及电平移位器或任何将时钟信号移位到特定“存储器功率域”的概念。因此，该技术特征未被对比文件公开。 |
| **技术特征F**：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分《未公开》 | 无相关描述。 | 目标专利明确划分了“存储器功率域部分”。对比文件未区分功率域，因此不存在特指“存储器功率域”的电路部分。虽然对比文件的虚拟位线路径可能被认为在存储器阵列区域内，但这并非基于电源域的划分。因此，该技术特征未被对比文件公开。 |
| **技术特征G**：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。《隐含公开》 | 说明书第[0033]段：“基于恰当的ΔVdbl，在时间t2产生就绪信号。响应于所述就绪信号，停用内部时钟信号ICLK。因此，基于充分地跟踪真实位线BL到期时间的虚拟位线DBL的到期而产生内部时钟信号ICLK的脉冲宽度。”；图4时序图显示，在时间t2，虚拟位线DBL达到阈值ΔVdbl（模拟列解码完成），同时内部时钟ICLK（模拟行解码的虚拟字线DWL）被拉低（其高电平脉冲的结束可视为行解码时段模拟的完成），这两个事件共同决定了ICLK的下降沿，进而控制后续字线WL和感测启用的时序。 | 对比文件中，内部时钟ICLK（作为第一输出信号的体现）的脉冲宽度由虚拟字线DWL的启用（模拟行解码开始）和虚拟位线DBL的到期（模拟列解码完成）共同决定。具体地，ICLK的下拉（断言逻辑输出信号“就绪”或结束脉冲）发生在虚拟位线DBL达到阈值ΔVdbl（模拟列解码完成）的时刻。这个过程隐含了一个逻辑判断：当模拟行解码的DWL信号已发出（起始）且模拟列解码的DBL放电完成时，触发一个动作（ICLK下拉）。这相当于一个逻辑电路（虽然可能是比较器或触发逻辑）响应于两个模拟时段（行解码起始与列解码完成）的“完成”条件（一个起始，一个结束）来处理两个信号（DWL的起始沿和DBL的电压状态）以断言一个逻辑输出（ICLK的下拉沿）。本领域技术人员可以从中合理推断出该逻辑处理关系。 |
| **技术特征H**：其特征在于，进一步包括：存储器功率域字线《隐含公开》 | 说明书第[0029]段：“提供字线WL[n]到WL[0]。”；第[0035]段：“在时间t4驱动真实字线WL”。 | 对比文件明确公开了存储器中的真实字线WL，它是存储器电路的核心组成部分，用于选择存储单元。虽然对比文件未明确使用“存储器功率域”这一限定词，但字线WL作为存储器阵列的一部分，本领域技术人员可以理解其工作在存储器的供电环境下。因此，可以认为对比文件隐含公开了“存储器功率域字线”这一特征。 |
| **技术特征I**：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。《隐含公开》 | 说明书第[0029]段：“在六门延迟之后，字线WL[n]到WL[0]从控制块接收内部时钟信号ICLK。六门延迟是因内部时钟信号ICLK穿过预解码器130(两门延迟)和行解码器与字线驱动器140(四门延迟)而产生。”；第[0035]段：“在预解码器驱动器延迟和行解码器与字线驱动器延迟(统称为门延迟g4)之后，将驱动真实字线WL(在时间t4)。换句话说，在时间t1和门延迟g4之后，驱动字线WL(在时间t4)。”；第[0033]段：“虚拟字线DWL模仿真实字线WL，即其监视字线WL传播延迟。” | 对比文件公开了真实字线WL的驱动路径（预解码器、行解码器与字线驱动器），该路径响应于内部时钟ICLK的边沿（t1）而产生延迟（门延迟g4），最终在t4断言字线WL。这个延迟（g4）实质上就是目标专利中的“行解码时段”。同时，对比文件明确指出虚拟字线DWL“模仿”或“监视”真实字线WL的传播延迟，这意味着虚拟字线DWL的时序（例如其脉冲）被设计成等于或反映真实字线WL的延迟（行解码时段）。因此，本领域技术人员可以合理推断出：存在一个字线发展路径，其延迟等于行解码时段；并且第一延迟电路（虚拟字线DWL路径）被配置成使得其模拟的延迟（DWL的脉冲）等于该行解码时段。 |
| **技术特征J**：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。《未公开》 | 无相关描述。 | 对比文件仅通过逻辑门延迟（如“六门延迟”、“门延迟g4”）来模拟字线路径的延迟，完全没有提及任何基于物理导线“长度”的“行解码总线”或“哑行解码总线”结构。目标专利中利用总线长度匹配来精确建模RC延迟的方法在对比文件中没有体现。因此，该技术特征未被公开。 |
| **技术特征K**：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。《未公开》 | 无相关描述。 | 对比文件未提及任何“哑行解码总线”，更不用说其“折叠”的具体结构。因此，该技术特征未被公开。 |
| **技术特征L**：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线《隐含公开》 | 说明书第[0029]段：“提供虚拟字线DWL”；第[0039]段：“内部时钟信号ICLK被直接提供给虚拟字线DWL”。图5显示了虚拟字线DWL。 | 对比文件明确公开了“虚拟字线DWL”，其作用类似于目标专利中的“哑字线”，用于跟踪真实字线的行为。虽然对比文件中驱动DWL的信号是“内部时钟信号ICLK”，而目标专利中是“逻辑输出信号”，但二者都是控制信号，功能都是驱动一条用于跟踪的替代字线。因此，可以认为对比文件隐含公开了“哑字线”及其被一个控制信号驱动的特征。 |
| **技术特征M**：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。《隐含公开》 | 说明书第[0033]段：“内部时钟信号(或虚拟字线DWL信号)ICLK的升高时间在时间t1接通虚拟位线DBL。”；图4显示在t1时刻ICLK（即DWL）变高时，虚拟位线DBL开始放电。 | 对比文件明确公开了“虚拟位线DBL”，其作用类似于目标专利中的“哑位线”。并且，说明书和图4明确指出，虚拟位线DBL的放电（“接通”）是响应于内部时钟信号ICLK（即虚拟字线DWL信号）的升高（断言）而开始的。因此，本领域技术人员可以直接且毫无疑义地得出该技术特征。 |
| **技术特征N**：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。《隐含公开》 | 说明书第[0033]段：“虚拟位线DBL按与真实位线BL相同（或类似）的速率到期。在此虚拟位线DBL接通且到期后，基于恰当的ΔVdbl，在时间t2产生就绪信号。” | 对比文件公开了虚拟位线DBL放电（到期）后，当其电压达到一个恰当的阈值ΔVdbl时，在时间t2产生一个“就绪信号”。这个“就绪信号”的断言时机是基于虚拟位线DBL的放电过程，该过程模拟了真实位线BL的放电（到期）时间。真实位线BL的放电时间是完成对存储器位单元进行读取（或写入，原理相通）操作所需时间的关键组成部分。因此，虚拟位线DBL从开始放电到达到ΔVdbl所模拟的时段，实质上等于（或用于模拟）真实位单元操作（如读/写）所需的时段。产生就绪信号的电路（例如电压比较器或触发逻辑）可以视为一个“延迟电路”，它响应于模拟时段的完成（DBL放电至阈值）而断言输出信号。本领域技术人员可以合理推断出该特征。 |
| **技术特征O**：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。《未公开》 | 无相关描述。 | 对比文件完全没有提及任何耦合在虚拟位线DBL和地之间的“可选支路”，也没有提到用于控制这些支路的“调谐信号”。对比文件中提到可编程虚拟下拉装置（116）用于调整虚拟位线放电时间，但它是通过金属屏蔽编程，而非通过动态的电信号控制多条可选支路。因此，该技术特征未被公开。 |
| **技术特征P**：其特征在于，进一步包括：存储器功率域位线《隐含公开》 | 说明书第[0029]段：“位线BL和位线条BLB”；第[0033]段：“真实位线BL”。 | 对比文件明确公开了存储器中的真实位线BL，它是存储器电路的核心组成部分，用于传输数据信号。虽然对比文件未明确使用“存储器功率域”这一限定词，但位线BL作为存储器阵列的一部分，本领域技术人员可以理解其工作在存储器的供电环境下。因此，可以认为对比文件隐含公开了“存储器功率域位线”这一特征。 |
| **技术特征Q**：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。《隐含公开》 | 说明书第[0002]段：“在活动时钟边沿处，...停用位线预充电信号，且锁存输入地址。...在选择所述字线的同时使位线到期(mature)。”；第[0033]段：“虚拟位线DBL按与真实位线BL相同（或类似）的速率到期。”；图4显示了真实位线BL的放电（到期）始于字线WL激活（t4）之后，其整体延迟（从时钟边沿t1开始，经过解码延迟g4到WL激活，再到BL放电完成）构成了位线操作的总延迟。虚拟位线DBL的放电（从t1开始到t2达到阈值）模拟了这个总延迟的至少一部分（特别是位线放电本身的部分）。 | 对比文件描述了真实位线BL的放电（到期）过程，它响应于时钟边沿（经过地址解码、字线选择等一系列操作）而发生。这个从时钟边沿到BL放电完成的总体延迟，包含了目标专利中“列解码时段”所涵盖的路径延迟（如数据路径、I/O电路等）。对比文件明确指出虚拟位线DBL按与真实位线BL相同或类似的速率到期，这意味着虚拟位线DBL的放电时间（所模拟的时段）被设计成等于真实位线BL放电时间（列解码时段）的至少一部分（因为DBL可能更早开始，但其放电速率模拟了BL）。因此，本领域技术人员可以合理推断出：存在一个位线发展路径，其延迟等于列解码时段；并且第二延迟电路（虚拟位线DBL路径）被配置成使其模拟的延迟等于该列解码时段的至少一部分。 |
| **技术特征R**：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。《未公开》 | 无相关描述。 | 对比文件仅通过虚拟位线DBL本身（可能具有与真实位线类似的电容特性）来模拟延迟，完全没有提及任何独立的“哑位总线”结构，更不用说其具有特定“长度”以对跨存储器组的传输延迟进行建模。目标专利中利用总线长度匹配来精确建模全局线延迟的方法在对比文件中没有体现。因此，该技术特征未被公开。 |
| **技术特征S**：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。《未公开》 | 无相关描述。 | 对比文件完全没有提及“写时钟总线”这一概念，也没有任何关于从总延迟中减去某个特定总线传播延迟的配置或设计。因此，该技术特征未被公开。 |
| **技术特征T**：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。《未公开》 | 无相关描述。 | 对比文件中，虚拟位线DBL是直接由虚拟字线DWL（或内部时钟ICLK）驱动开始放电的（参见[0033]段“接通虚拟位线DBL”），并未提及在DWL和DBL之间存在一个“反相器”。图5中也未显示这样的反相器。因此，该具体的电路连接关系未被对比文件公开。 |
| **技术特征U**：其特征在于，所述哑位总线包括金属层中对应的迹线。《未公开》 | 无相关描述。 | 对比文件未提及任何“哑位总线”，因此其物理实现方式（是否为金属层迹线）无从谈起。该技术特征未被公开。 |
| **技术特征V**：其特征在于，所述哑位总线包括折叠的哑位总线。《未公开》 | 无相关描述。 | 对比文件未提及任何“哑位总线”，因此其是否折叠无从谈起。该技术特征未被公开。 |
<<<a>>><<<d>>><<<g>>><<<h>>><<<i>>><<<l>>><<<m>>><<<n>>><<<p>>><<<q>>>