对比文件名称：2012-10-09_US8284626B_发明授权_US08284626B2 Voltage compensated tracking circuit in SRAM
目标专利名称：CN107438883B 跨不同功率域的字线和位线跟踪
本次调用模型名称：DeepSeek-R1
经过深度分析，对比文件US8284626B2公开了一种用于分轨SRAM的电压补偿跟踪电路，其目的是补偿由于外围电源电压（VDDPR）和阵列电源电压（VDDAR）不相关变化引起的跟踪延迟变化，以确保感测放大器使能（SE）信号在正确的时刻生成，避免读取失败。该电路通过放电控制电路和竞争电路来调节通过晶体管205的放电路径的激活延迟，以在不同电压角（voltage corners）下维持最佳的跟踪延迟。
目标专利CN107438883B涉及一种跨至少两个功率域（逻辑功率域CX和存储器功率域MX）的字线和位线延迟建模电路。其核心在于使用分别位于逻辑功率域和存储器功率域的两个独立延迟路径（第一延迟电路模拟行解码时段，第二延迟电路模拟列解码时段）来精确建模可变延迟，并通过逻辑电路（如NOR门）在两者都完成后输出信号，最终驱动哑字线和哑位线来模拟实际的字线充电和位线放电延迟。
以下是根据目标专利权利要求的技术特征划分，与对比文件进行比对的分析表格：
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A《未公开》** <br>包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号 | 无直接对应内容。对比文件中的跟踪电路（如附图2的200）用于生成SE信号，其模拟的是从时钟边沿到感测放大器使能信号的整体延迟路径，该路径包含对行寄生RC（dummy row 230）和列寄生RC（dummy columns 225, 227）的建模，但并未明确划分为专门模拟“行解码时段”并产生独立“第一输出信号”的“第一延迟电路”。其放电路径（通过晶体管205和210）是统一的，目的并非独立产生代表行解码完成的信号。 | 对比文件中的电路旨在补偿电压变化对单一跟踪路径延迟的影响，该路径的终点是产生SE信号（见[0025]段，ENSA信号525）。该路径虽然包含了模仿行和列寄生的元件，但并未将其功能拆分为两个独立的、分别模拟行解码时段和列解码时段的电路模块，也没有产生一个独立的、专门表示“行解码时段完成”的第一输出信号。因此，本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出技术特征A所限定的“第一延迟电路”。 |
| **B《未公开》** <br>所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分 | 无对应内容。对比文件提到了外围电源电压（VDDPR）和阵列电源电压（VDDAR），但未明确区分“逻辑功率域”和“存储器功率域”。放电控制电路260（图3）中的元件（如逆变器270、280）由VDDAR供电（见[0027]段），而VDDAR是阵列电源电压，通常对应存储器单元阵列的电源，并非目标专利中专门处理地址解码等逻辑功能的“逻辑功率域”（CX）。 | 目标专利明确区分了逻辑功率域（CX，由逻辑电源电压供电）和存储器功率域（MX，由存储器电源电压供电），并且第一延迟电路的一部分位于逻辑功率域。对比文件虽然使用了两个电源轨（VDDPR和VDDAR），但其电路元件的供电安排（例如，逆变器270、280由VDDAR供电）并未对应于目标专利中“逻辑功率域”的概念。放电控制电路260的功能是产生延迟控制信号以调节晶体管205的开启，而不是作为延迟存储器时钟以提供经延迟信号的“逻辑功率域部分”。因此，该特征未被公开。 |
| **C《未公开》** <br>所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器 | 无对应内容。对比文件中没有描述任何用于跨功率域进行信号电平转换的“电平移位器”。放电控制电路260中的逆变器（如270、280）执行逻辑反相功能，其供电电压为VDDAR（见[0027]段），但这不是目标专利所描述的、用于将信号从逻辑功率域转换到存储器功率域的“电平移位器”。 | 目标专利中的“第一电平移位器”（如109，209）是专门用于连接逻辑功率域和存储器功率域的关键部件，确保信号能在不同电压域间正确传递。对比文件的电路虽然涉及两个电源电压，但其电路结构（如逆变器链）并未被描述或隐含为具有电平移位功能。本领域技术人员无法从对比文件中推导出存在这样一个专门的电平移位器，用于根据存储器电源电压对经延迟信号进行移位以产生第一输出信号。 |
| **D《未公开》** <br>第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号 | 无直接对应内容。如特征A所述，对比文件的跟踪电路是一个整体路径，用于模拟位线放电延迟（这可以视为列相关延迟的一部分），但并未将其分离为一个独立的、专门模拟“列解码时段”并产生“第二输出信号”的“第二延迟电路”。 | 对比文件的跟踪电路（图2的200）旨在模拟从时钟到SE信号的整体延迟，其中包含了列寄生（dummy column 225, 227）的影响。然而，该电路并未被构造或描述为与“第一延迟电路”并行的、专门处理“列解码时段”的独立“第二延迟电路”。其输出是单一的SE信号，而不是两个分别代表行和列解码完成的独立信号。因此，该特征未被公开。 |
| **E《未公开》** <br>所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器 | 无对应内容。对比文件图2中有时钟发生器（clock generator 250），它接收时钟并产生内部信号（可能涉及电平转换），但该时钟发生器并未被描述为“第二电平移位器”，其输出也未被命名为“存储器功率域哑写时钟”。 | 目标专利中的“第二电平移位器”（如150，250）是一个明确的功能模块，用于将时钟信号从逻辑域移位到存储器域，产生“哑写时钟”。对比文件中的时钟发生器250可能执行类似功能，但说明书并未将其描述为“电平移位器”，也未明确其输入输出信号的功率域属性。因此，不能认为对比文件公开了该特征。 |
| **F《未公开》** <br>所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分 | 无对应内容。对比文件跟踪电路的后半部分（例如，经过点B 209后的放电路径，包括dummy columns和逆变器255）可以被视为在阵列电压域（VDDAR）中操作，可能对延迟有贡献。但这部分电路并未被描述为专门接收并延迟一个“哑写时钟”以产生“第二输出信号”的“存储器功率域部分”。 | 虽然对比文件跟踪电路的某些部分在VDDAR供电下工作，但目标专利特征F限定了明确的结构关系：第二延迟电路包括一个电平移位器（E）和一个后续的存储器功率域延迟部分（F）。对比文件并未揭示这种明确的模块划分和信号流（哑写时钟 -> 延迟 -> 第二输出信号）。因此，该特征未被公开。 |
| **G《未公开》** <br>以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。 | 无对应内容。对比文件的跟踪电路最终通过一个逆变器255产生SE信号（见[0018]段）。没有逻辑电路（如NOR门）来接收并处理两个独立的、分别代表行和列解码完成的信号。放电控制电路260产生的是用于控制晶体管205的延迟控制信号，并非等待两个并行路径完成才输出的逻辑输出信号。 | 目标专利的核心构思之一是通过逻辑电路（如图2的NOR门212）来“等待”两个独立的延迟路径（行解码和列解码）都完成，然后才断言输出（驱动哑字线）。对比文件的电路没有这种并行等待机制。其SE信号的产生依赖于单一放电路径的完成，该路径的延迟受电压差调节，但并非两个独立时段建模结果的逻辑“与”操作。因此，该特征是对比文件完全没有揭示的。 |
| **H《未公开》** <br>其特征在于，进一步包括：存储器功率域字线 | 对比文件提到了字线（WL， 510），如图5的时序图所示。但这是实际存储器阵列中的字线，用于驱动SRAM存储单元（见[0032]段）。 | 目标专利特征H要求跟踪电路本身包括“存储器功率域字线”。对比文件中提及的WL是实际存储器操作的一部分，并非跟踪电路内部用于建模延迟的“哑”字线。对比文件的跟踪电路内部没有包含任何被称为“字线”的元件。因此，该特征未被公开。 |
| **I《未公开》** <br>字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。 | 对比文件图5的时序图显示了时钟（CLK）上升沿触发字线（WL）变高（见[0032]段）。这描述了实际存储器中字线发展的时序。 | 目标专利特征I描述了两个层面：1) 实际存储器中的字线发展路径及其延迟（行解码时段）；2) 跟踪电路中第一延迟电路对该延迟的精确模拟。对比文件仅描述了实际存储器的字线时序（层面1），但完全没有描述跟踪电路中存在一个专门用于模拟该特定“行解码时段”并确保模拟值等于实际值的“第一延迟电路”（层面2）。因此，该组合特征未被公开。 |
| **J《未公开》** <br>其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。 | 无对应内容。对比文件没有提及“行解码总线”。其跟踪电路中使用了“dummy row 230”来建模行寄生RC（见[0003], [0018]段），但这是一个用于模拟寄生效应的元件，并非用于模拟具有特定长度的“总线”延迟的“哑行解码总线”。 | 目标专利的特征J涉及通过物理长度匹配（哑行解码总线与实际行解码总线）来精确建模传输延迟。对比文件中的“dummy row 230”是一个RC网络，用于模拟行方向的寄生效应，但其目的和结构不同于目标专利中明确限定的、具有特定长度以匹配实际总线的“哑行解码总线”。本领域技术人员无法从“dummy row”推断出“具有等于第一长度的第二长度的哑行解码总线”。 |
| **K《未公开》** <br>其特征在于，所述哑行解码总线包括折叠的哑行解码总线。 | 无对应内容。对比文件完全没有提及任何“总线折叠”的概念。 | 该特征是目标专利中为了节省面积而采取的具体布局技术（折叠总线）。对比文件中没有任何相关描述或暗示。 |
| **L《未公开》** <br>其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线 | 无对应内容。对比文件的跟踪电路中没有“哑字线”。其输出信号（SE）直接用于使能感测放大器，并非用于驱动一个内部的、用于模拟延迟的哑字线。 | 目标专利的跟踪电路包含内部哑字线（295），由逻辑门（212）的输出驱动，用于进一步模拟字线充电延迟。这是其延迟链中的关键一环。对比文件的电路结构中没有这样的元件。 |
| **M《未公开》** <br>以及哑位线，其被配置成响应于所述哑字线的断言而被放电。 | 无对应内容。对比文件有“dummy columns” (225, 227) 来建模列寄生RC（见[0018]段），这些可以被视为某种形式的哑位线模型。 | 虽然对比文件有类似“哑位线”功能的元件（dummy columns），但目标专利特征M限定了哑位线是“响应于所述哑字线的断言而被放电”。这是一个明确的因果关系和连接关系：哑字线驱动 -> 哑位线放电。在对比文件中，dummy columns的放电是由时钟信号通过放电路径（晶体管205/210）控制的，与“哑字线”无关，因为对比文件中根本不存在“哑字线”。因此，该特征所限定的特定结构和连接关系未被公开。 |
| **N《未公开》** <br>其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。 | 无对应内容。对比文件的跟踪电路输出SE信号，该信号是在dummy columns放电到一定程度后产生的（通过逆变器255）。这可能模拟了位线差分电压建立的延迟。 | 目标专利特征N描述了一个明确的“第三延迟电路”（如图2的211），它在哑位线放电**之后**，再模拟一个独立的“写操作时段”（即单元翻转时间），然后产生“就绪输出信号”（readyb）。对比文件中，SE信号的产生直接依赖于dummy columns的放电，没有在放电之后额外插入一个独立的延迟电路来专门模拟“写操作时段”。两者的目的和结构不同。 |
| **O《未公开》** <br>其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。 | 无对应内容。对比文件没有任何关于通过多条可选支路和调谐信号来控制哑位线放电速度的描述。 | 该特征是目标专利中用于工艺角调谐的具体电路设计（图2中的M5, M6和调谐信号tune1-3）。对比文件中完全没有相关内容。 |
| **P《未公开》** <br>其特征在于，进一步包括：存储器功率域位线 | 对比文件提到了位线（BL, BLB， 515, 520），如图5的时序图所示。但这是实际存储器阵列中的位线（见[0032]段）。 | 与特征H类似，目标专利特征P要求跟踪电路本身包括“存储器功率域位线”。对比文件中提及的BL/BLB是实际存储器操作的一部分，并非跟踪电路内部用于建模的“哑”位线。对比文件的跟踪电路内部有dummy columns，但未被描述为“位线”。因此，该特征未被公开。 |
| **Q《未公开》** <br>位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。 | 对比文件图5的时序图显示了时钟（CLK）上升沿后，位线（BL）开始放电（见[0032]段）。这描述了实际存储器中位线发展的时序。 | 与特征I类似，目标专利特征Q描述了两个层面：1) 实际存储器中的位线发展路径及其延迟（列解码时段）；2) 跟踪电路中第二延迟电路对该延迟（至少一部分）的模拟。对比文件仅描述了实际存储器的位线放电时序（层面1），但完全没有描述跟踪电路中存在一个专门用于模拟该特定“列解码时段”的“第二延迟电路”（层面2）。此外，目标专利的列解码涉及数据信号（通过NAND门），而对比文件的跟踪电路放电路径不涉及数据信号。因此，该组合特征未被公开。 |
| **R《未公开》** <br>其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。 | 无对应内容。对比文件有“dummy columns” (225, 227) 来建模列寄生RC。 | 目标专利特征R中的“哑位总线”是一个具有特定长度以建模跨组传输延迟的元件（如图1A的位总线170，图2的哑位总线270）。对比文件中的“dummy columns”虽然也建模寄生效应，但其目的和结构描述（RC网络）与“具有特定长度以对跨组传输延迟进行建模的总线”不同。无法直接等同或推断。 |
| **S《未公开》** <br>其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。 | 无对应内容。对比文件没有提及“写时钟总线”的概念。 | 该特征涉及目标专利中一个特定的设计考虑：由于写时钟总线和字线的延迟相似，在建模时可以相互抵消一部分。这是目标专利说明书[0038]段中描述的具体设计细节。对比文件中完全没有相关概念。 |
| **T《未公开》** <br>其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。 | 无对应内容。对比文件的跟踪电路中，dummy columns的放电是由放电路径（晶体管205/210等）控制的，不存在“哑字线”，也不存在连接哑字线和哑位线的反相器。 | 该特征描述了目标专利图2中反相器280的具体连接和功能：哑字线295 -> 反相器280 -> 哑位线285放电。这是其延迟链中的一个具体环节。对比文件中没有对应的电路结构。 |
| **U《未公开》** <br>其特征在于，所述哑位总线包括金属层中对应的迹线。 | 无对应内容。对比文件没有描述dummy columns或任何类似元件的物理实现细节。 | 该特征是关于哑位总线具体物理实现的限定。对比文件未公开。 |
| **V《未公开》** <br>其特征在于，所述哑位总线包括折叠的哑位总线。 | 无对应内容。对比文件完全没有提及任何“总线折叠”的概念。 | 与特征K类似，这是目标专利中为了节省面积而采取的具体布局技术。对比文件中没有任何相关描述。 |
**总结**：对比文件US8284626B2公开了一种用于补偿分轨SRAM中电压变化对跟踪延迟影响的电路。其核心是通过一个放电控制电路动态调节放电晶体管的开启延迟，以在不同电压角下维持稳定的感测使能信号生成时间。然而，该电路的结构、工作原理和所解决的技术问题与目标专利CN107438883B存在根本不同。
目标专利的核心创新在于：**明确划分了逻辑功率域（CX）和存储器功率域（MX），并构建了两个独立的延迟路径（第一延迟电路和第二延迟电路）分别模拟行解码时段和列解码时段，最后通过逻辑电路（如NOR门）在两者都完成后驱动后续的哑字线和哑位线，从而精确建模跨功率域的可变延迟。**
对比文件并未公开这种**双路径独立建模并最终汇合**的架构。其电路是**单一**的跟踪路径，通过调节该路径中**一个**晶体管的延迟来补偿电压变化的影响。它没有区分“行解码”和“列解码”的独立建模，没有使用分别位于不同功率域的延迟线，没有产生两个独立的输出信号，也没有使用逻辑电路来等待这两个信号。此外，对比文件也没有公开目标专利权利要求中诸多具体的结构特征，如哑行解码总线、哑字线、哑位线、电平移位器、可选支路调谐、写时钟总线抵消、总线折叠等。
因此，经过逐一比对，**对比文件US8284626B2既未直接公开也未隐含公开目标专利权利要求中的任何技术特征（A至V）**。所有技术特征在对比文件中均无对应或可合理推断出的内容。
由于没有技术特征被直接公开或隐含公开，根据输出格式要求，不在回答结尾插入任何代码（如<<<A>>>或<<<a>>>）。