对比文件名称：2012-03-20_US8139426B_发明授权_US08139426B2 Dual power scheme in memory circuit
目标专利名称：182跨不同功率域的字线和位线跟踪CN107438883B
模型名称：专利创造性评估模型
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号《直接公开》 | [0030] “The timing tracking circuit 312, which receives clock signals clk from I/O ctrl (a portion on the I/O circuit 301), may delay the application of the appropriate word line WL select signal from the decoder 102 by providing it with a delayed clock signal clk_d.” | 对比文件公开了时序跟踪电路312，其接收时钟信号clk，并输出一个延迟的时钟信号clk_d。这个延迟的时钟信号clk_d用于延迟字线选择信号的施加，从而匹配写数据路径的延迟。该功能等同于目标专利中第一延迟电路的功能：接收存储器时钟信号，进行延迟以模拟行解码路径（字线路径）的延迟，并产生一个输出信号（clk_d）。因此，该技术特征被对比文件直接公开。 |
| 技术特征B：，所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分，《未公开》 | [0030] “A flip flop (401) (or a latch) latches data from outside of the memory, and in response to a clock signal received from the I/O circuit 301 (more specifically a portion of the I/O circuit 301 referred to as the I/O ctrl 301a) forwards the latched data to the write driver 305,” | 对比文件描述了从I/O电路（可能工作在低电压域）接收时钟信号，但并未明确划分“逻辑功率域”。更重要的是，对比文件没有公开第一延迟电路的结构包含一个专门配置在“逻辑功率域”中的部分来延迟时钟信号。其延迟功能由时序跟踪电路312整体实现，但该电路的具体内部结构（如是否包含逻辑功率域部分）并未被披露。因此，该特征未被公开。 |
| 技术特征C：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器《未公开》 | [0023] “address and clock signals Addr and clk are applied to the level shifters 313a-313c and 314 respectively so as to convert low voltage logic levels (e.g., 0-0.7 V) to high level logic signals (e.g., 0-1.3 V) to be applied to the I/O circuit 301. The high level signals are then supplied to the decoder 302 and a timing tracking circuit 312.” | 对比文件公开了电平移位器314将时钟信号clk从低电压电平转换为高电压电平，然后提供给时序跟踪电路312。然而，目标专利的技术特征C要求电平移位器位于延迟电路**内部**，并对**经延迟**的信号进行电平移位以产生第一输出信号。在对比文件中，电平移位发生在时序跟踪电路312**之前**，时钟信号以高电压形式进入跟踪电路。跟踪电路312的输出clk_d本身可能已经是高电压信号，但对比文件没有披露其内部包含一个对经延迟信号进行电平移位的结构。因此，该特征未被公开。 |
| 技术特征D：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号《未公开》 | [0030] “The timing tracking circuit 312 delays the decoder path to match the delay of the Din path by generating a delayed clock signal clk_d.” | 对比文件的时序跟踪电路312仅产生一个延迟时钟信号clk_d，用于延迟字线路径（解码器路径）以匹配写数据路径（Din路径）的延迟。其功能是调整字线使能时机，而不是设置一个独立的、专门模拟“列解码时段”并产生独立第二输出信号的第二延迟电路。目标专利中的第二延迟电路是独立于第一延迟电路、专门模拟列解码（位线）路径延迟的结构。对比文件没有公开这样的独立电路。 |
| 技术特征E：，所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器，《隐含公开》 | [0023] “clock signals ... clk are applied to the level shifters ... 314 respectively so as to convert low voltage logic levels (e.g., 0-0.7 V) to high level logic signals (e.g., 0-1.3 V) to be applied to the I/O circuit 301. The high level signals are then supplied to the decoder 302 and a timing tracking circuit 312.” | 对比文件公开了电平移位器314将低电压的时钟信号clk转换为高电压逻辑信号（高电压域，可对应于存储器功率域）。该高电压时钟信号被提供给时序跟踪电路312。虽然对比文件没有明确使用“哑写时钟”这一术语，但其高电压时钟信号用于控制写操作时机（通过延迟后控制字线），本领域技术人员可以合理推断，这个经过电平移位的高电压时钟信号，其作用与目标专利中用于模拟和时序控制的“存储器功率域哑写时钟”是类似的。因此，该特征被对比文件隐含公开。 |
| 技术特征F：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分《未公开》 | [0030] “The timing tracking circuit 312 delays the decoder path to match the delay of the Din path by generating a delayed clock signal clk_d.” | 对比文件的时序跟踪电路312确实对接收到的时钟信号（可能已是高电压）进行延迟以产生clk_d。然而，技术特征F要求这个延迟功能是“第二延迟电路”的一部分，并且该部分位于“存储器功率域”。由于技术特征D（第二延迟电路）未被公开，且对比文件未明确将时序跟踪电路312的内部延迟结构划分为一个专门处理“哑写时钟”的“存储器功率域部分”，因此该特征未被公开。 |
| 技术特征G：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。《未公开》 | [0030] “The timing tracking circuit 312 may be responsive to one or both of low level signals 322 and high level signals 324 to provide the appropriate timing of clock signal clk_d.” [0031] “The timing tracking circuit can also track the timing variation caused by voltage fluctuation. In one embodiment, the low level signal 322 comes from the Din path (in the low power domain) and the high level signal 324 comes from a high” | 对比文件的时序跟踪电路312接收来自低电压域（Din路径）和高电压域的信号（322, 324）以调整延迟。这可以视为一种跟踪两个不同功率域路径延迟的机制。但是，目标专利的技术特征G明确要求一个“逻辑电路”，它接收分别代表“行解码时段”和“列解码时段”完成的两个独立的“第一输出信号”和“第二输出信号”，并进行处理（如逻辑“与”操作）以断言一个最终的逻辑输出信号。对比文件没有公开这样的具体结构：它只有一个输出clk_d，且未披露其内部存在一个处理两个独立模拟完成信号的逻辑门电路。因此，该特征未被公开。 |
| 技术特征H：其特征在于，进一步包括：存储器功率域字线《直接公开》 | [0023] “The decoder 102 decodes the address signal Addr to selectively activate the word lines 310a-310f” | 对比文件明确公开了字线（word lines 310a-310f），这些字线由解码器驱动，用于选择存储器单元。根据上下文，解码器接收的是高电压信号，字线激活信号也是高电压，因此字线工作在存储器功率域（高电压域）。该特征被直接公开。 |
| 技术特征I：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。《未公开》 | [0030] “The timing tracking circuit 312 delays the decoder path to match the delay of the Din path by generating a delayed clock signal clk_d.” [0031] “The word line (WL) path is faster because it is high voltage and the Din path is slower because it is low voltage. The timing tracking circuit 312 tracks timing of the Din path based upon the input 322.” | 对比文件描述了字线路径（WL path）和解码器路径（decoder path），并且时序跟踪电路312通过产生延迟时钟clk_d来延迟解码器路径，以匹配Din路径（写数据路径）的延迟。这暗示了字线路径存在延迟，且跟踪电路尝试补偿或匹配这个延迟。然而，对比文件并未明确定义“行解码时段”这一概念，也没有明确说明第一延迟电路（时序跟踪电路312）所模拟的延迟是专门等于“字线电压的断言与存储器时钟信号的边沿之间的延迟”（即行解码时段）。跟踪电路312的目的是匹配两个不同路径的延迟差，而不是独立地、精确地模拟并等于字线路径自身的绝对延迟。因此，该特征未被公开。 |
| 技术特征J：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。《未公开》 | 无相关描述。 | 对比文件完全没有提及“行解码总线”或“哑行解码总线”的结构，更没有描述它们的长度匹配关系。该特征未被公开。 |
| 技术特征K：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。《未公开》 | 无相关描述。 | 对比文件完全没有提及“哑行解码总线”，更不用说其折叠结构。该特征未被公开。 |
| 技术特征L：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线《未公开》 | 无相关描述。 | 对比文件完全没有提及“哑字线”或任何用于模拟字线延迟的模拟字线结构。其跟踪电路通过直接产生延迟时钟信号clk_d来调整实际字线的使能，而非使用哑字线进行模拟。该特征未被公开。 |
| 技术特征M：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。《未公开》 | 无相关描述。 | 对比文件完全没有提及“哑位线”或任何模拟位线放电的结构。该特征未被公开。 |
| 技术特征N：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。《未公开》 | 无相关描述。 | 对比文件完全没有提及“第三延迟电路”、“哑位线的放电”、“模拟的写操作时段”或“就绪输出信号”。其跟踪电路输出是延迟的时钟信号clk_d，用于控制字线使能，而非一个表示写操作完成的就绪信号。该特征未被公开。 |
| 技术特征O：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。《未公开》 | 无相关描述。 | 对比文件完全没有提及与哑位线相关的可选支路或调谐信号。该特征未被公开。 |
| 技术特征P：其特征在于，进一步包括：存储器功率域位线《直接公开》 | [0023] “write drivers 305a-305c provide appropriately timed signals to the bit lines 109a-f for writing information into the memory cells 111” | 对比文件明确公开了位线（bit lines 109a-f），用于将数据写入存储器单元。根据上下文，写驱动器305a-305c工作在低电压，但位线109a-f连接到高电压域的存储器单元111，因此位线应工作在存储器功率域（高电压域）。该特征被直接公开。 |
| 技术特征Q：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。《未公开》 | [0030] “A flip flop (401) (or a latch) latches data from outside of the memory, and in response to a clock signal received from the I/O circuit 301 ... forwards the latched data to the write driver 305, The write driver 305 then gets ready to write the latched data into a memory cell 111.” [0031] “The timing tracking circuit 312 tracks timing of the Din path based upon the input 322.” | 对比文件描述了写数据路径（Din path），包括触发器、写驱动器，最终将数据写入位线。时序跟踪电路312会跟踪该路径的延迟（基于输入322）。这可以视为一种对位线发展路径延迟的跟踪。然而，对比文件并未明确定义“列解码时段”这一概念，也没有明确说明存在一个独立的“第二延迟电路”来模拟这个时段，并使其等于或部分等于“位线的放电与存储器时钟信号的边沿之间的延迟”。跟踪电路312的功能是整体延迟字线路径以匹配Din路径，而不是设置一个专门模拟列解码时段的独立电路。因此，该特征未被公开。 |
| 技术特征R：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。《未公开》 | 无相关描述。 | 对比文件完全没有提及“哑位总线”或任何用于模拟位线上传输延迟的具有特定长度的模拟总线结构。该特征未被公开。 |
| 技术特征S：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。《未公开》 | 无相关描述。 | 对比文件完全没有提及“写时钟总线”或“写时钟总线传播延迟”，也没有描述从列解码时段中减去该延迟的配置。该特征未被公开。 |
| 技术特征T：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。《未公开》 | 无相关描述。 | 对比文件完全没有提及“哑字线”和“哑位线”，因此也不可能公开连接它们之间的反相器。该特征未被公开。 |
| 技术特征U：其特征在于，所述哑位总线包括金属层中对应的迹线。《未公开》 | 无相关描述。 | 对比文件完全没有提及“哑位总线”，因此也不可能公开其物理实现（如金属层迹线）。该特征未被公开。 |
| 技术特征V：其特征在于，所述哑位总线包括折叠的哑位总线。《未公开》 | 无相关描述。 | 对比文件完全没有提及“哑位总线”，更不用说其折叠结构。该特征未被公开。 |
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