对比文件名称：2014-03-05_JP5432385B_发明专利_JP5432385B2 System and method for operating a memory device
目标专利名称：跨不同功率域的字线和位线跟踪 CN107438883B
模型名称：专利创造性评估模型
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号《隐含公开》** | [2] 段落 “ループ回路114は、第1の信号101に応答し、センス増幅器イネーブル(SAEN)信号105をセンス増幅器104に提供するように構成される。” <br> [2] 段落 “第1の信号101は、第2の信号103がワード線イネーブル回路112に提供されるより前にループ回路114に提供される。” <br> [2] 段落 “第1の信号201は、第2の信号203がワード線イネーブル回路212に提供される前にループ回路214に提供される。” | **隐含公开**：对比文件公开了“ループ回路114/214”（即第一延迟电路），其接收“第1の信号201”并产生“センス増幅器イネーブル信号205”（即第一输出信号）。该延迟电路的功能是根据输入信号产生一个使能信号，这个使能信号的产生时刻是对从输入信号到信号有效所需延迟（包含行解码、位线放电等延迟的建模）的模拟。虽然对比文件主要用于读操作（感测放大器使能），而目标专利用于写操作（行解码时段建模），但两者在功能本质上都是对存储器访问路径中的关键延迟进行建模的延迟电路。本领域技术人员可以毫无困难地理解，该延迟电路完全可用于模拟“行解码时段”这一特定延迟，并将其输出作为第一输出信号。因此，该技术特征被对比文件隐含公开。 |
| **B：所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分，《隐含公开》** | [2] 段落 “タイミング回路232は、入力信号231を受け取り、第1の信号201をループ回路214に提供し、第2の信号203をワード線イネーブル回路212に提供するように結合される。” <br> [2] 段落 “直列結合インバーターなどの第1の組のゲート234は、遅延を入力信号231に加えて第1の信号201を第1の出力部252に生成するように適合される。” <br> [2] 段落 “システム200の他の部品は、論理電圧領域260に存在してもよい。” | **隐含公开**：对比文件中的“タイミング回路232”（时序电路）接收输入时钟信号（例如存储器时钟），并通过其内部的“第1の組のゲート234”（第一组门电路，如串联反相器）来施加延迟，从而产生“第1の信号201”。该系统工作在“論理電圧領域260”（逻辑电压域）。因此，对比文件公开了一个位于逻辑功率域、用于对输入时钟信号施加延迟以产生经延迟信号（第1の信号201）的电路部分。这个逻辑功率域部分虽然没有直接称为第一延迟电路的一部分，但它是为第一延迟电路（ループ回路214）提供输入信号的关键延迟生成部分。本领域技术人员可以毫无疑义地认识到，该逻辑功率域的延迟生成电路与后续的ループ回路共同构成了对存储器时钟进行延迟的完整路径，即相当于目标专利中第一延迟电路的逻辑功率域部分。因此，该特征被隐含公开。 |
| **C：所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器《未公开》** | [2] 段落 “メモリ電圧領域264は、論理電圧領域260の供給電圧262(Vdd_L)よりも高い供給電圧266(Vdd_H)を有してもよい。 レベルシフター(図示されず)が、ワード線イネーブル回路212とワード線ドライバー238との間に結合されて、ワード線イネーブル信号213の電圧を論理電圧領域260からメモリ電圧領域264に調整してもよい。” | **未公开**：对比文件确实提到了电平移位器的存在，但该电平移位器是位于“ワード線イネーブル回路212”（字线使能电路）和“ワード線ドライバー238”（字线驱动器）之间，用于对“ワード線イネーブル信号213”（字线使能信号）进行电平移位。该电平移位器属于字线驱动路径的一部分，并非第一延迟电路（即ループ回路214）的组成部分。第一延迟电路（ループ回路214）产生的“センス増幅器イネーブル信号205”（感测放大器使能信号）是否经过了电平移位，对比文件未作任何说明。因此，对比文件没有公开第一延迟电路包括一个电平移位器来产生其第一输出信号。 |
| **D：第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号《隐含公开》** | [2] 段落 “ワード線イネーブル回路212は、第2の信号203を受け取ることに応答してワード線イネーブル(WLEN)信号213をワード線ドライバー238に提供するように構成される。” <br> [2] 段落 “第2の信号203は、時間t2よりも後に生成される。” | **隐含公开**：对比文件中的“ワード線イネーブル回路212”（字线使能电路）接收“第2の信号203”，并产生“ワード線イネーブル信号213”（第二输出信号）。该电路的功能是在接收到延迟后的第二信号时，触发字线使能。这个过程模拟了从时钟边沿到字线有效的延迟，这延迟在目标专利的上下文中主要对应行解码和字线驱动的延迟。然而，目标专利的“列解码时段”是指位线放电路径的延迟。对比文件中的字线使能电路作为一个独立的延迟/使能生成路径，其结构和功能与目标专利的第二延迟电路相似，都是对时钟信号进行延迟以产生一个控制信号。尽管建模的具体延迟类型（列解码 vs 字线使能）在文字描述上不完全相同，但作为对时钟信号进行延迟以产生一个输出信号的“第二延迟电路”这一上位概念，对比文件已公开。本领域技术人员可以从对比文件推断出使用这样一个电路来模拟某种延迟时段。因此，该特征被隐含公开。 |
| **E：所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器《直接公开》** | [2] 段落 “レベルシフター(図示されず)が、ワード線イネーブル回路212とワード線ドライバー238との間に結合されて、ワード線イネーブル信号213の電圧を論理電圧領域260からメモリ電圧領域264に調整してもよい。” | **直接公开**：对比文件明确指出，在字线使能电路（第二延迟电路）和字线驱动器之间连接有电平移位器，用于将字线使能信号（即第二输出信号，或可视为一种“哑写时钟”的使能信号）的电压从逻辑电压域调整到存储器电压域。这直接公开了第二延迟电路（字线使能路径）中包含一个电平移位器，其作用是将逻辑域的时钟/控制信号转换到存储器域。这与目标专利中第二电平移位器“将存储器时钟信号电平移位成存储器功率域哑写时钟”的作用实质相同。 |
| **F：所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分《未公开》** | [2] 段落 “ワード線イネーブル回路212は、第2の信号203を受け取ることに応答してワード線イネーブル(WLEN)信号213をワード線ドライバー238に提供するように構成される。” | **未公开**：对比文件公开了第二延迟电路（字线使能电路）接收第2信号并产生字线使能信号。然而，对比文件没有描述在电平移位之后，在存储器功率域内还存在额外的延迟部分来进一步延迟这个已经电平移位后的“哑写时钟”（即字线使能信号）以形成最终的第二输出信号。字线使能信号似乎是电平移位后直接或经简单驱动后输出的。因此，对比文件没有公开第二延迟电路包含一个位于存储器功率域内的、专门用于延迟的电路部分。 |
| **G：以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号。《未公开》** | [2] 段落 “ループ回路114は、第1の信号101に応答し、... センス増幅器イネーブル信号105をセンス増幅器104に提供する...” <br> [2] 段落 “ワード線イネーブル回路112は、第2の信号103に応答して... ワード線イネーブル信号113を...に提供する...” | **未公开**：对比文件中的第一输出信号（感测放大器使能信号）和第二输出信号（字线使能信号）是由两个独立的电路路径（ループ回路和ワード線イネーブル回路）分别产生的。这两个信号的生成在时间上有先后（第一信号先于第二信号触发），但对比文件**没有**公开任何逻辑电路（如与门、或非门等）来接收这两个信号，并在**两者都完成**时断言一个最终的逻辑输出信号。相反，对比文件的方案是通过让第一路径提前启动来补偿其延迟，两个路径是独立工作、分别控制感测放大器和字线的，它们的结果并不通过一个逻辑门进行“与”操作来产生一个统一的完成信号。因此，该特征未被公开。 |
| **H：其特征在于，进一步包括：存储器功率域字线《直接公开》** | [2] 段落 “ビットセル202は、ワード線206...に結合される。” <br> [2] 段落 “メモリデバイス220は、メモリ電圧領域264に存在してもよい” | **直接公开**：对比文件明确记载了包括“ワード線206”（字线206），并且包含该字线的“メモリデバイス220”（存储器件220）位于“メモリ電圧領域264”（存储器电压域）。因此，存储器功率域的字线被直接公开。 |
| **I：字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段。《隐含公开》** | [2] 段落 “入力信号231に応答して、... 第2の信号203は、...生成される。” <br> [2] 段落 “第2の信号203に応答して、ワード線イネーブル回路212は、ワード線イネーブル信号213を生成する。...ワード線ドライバー238は、ワード線206での論理低電圧を...論理高電圧へ遷移させる。” <br> [2] 段落 “ループ回路214は、... ワード線206でのワード線信号のアクティブ化とセンス増幅器イネーブル信号205のアクティブ化との間の実質的に一定の遅延を維持するようにプログラム可能であってもよい。” | **隐含公开**：对比文件公开了完整的字线发展路径：输入时钟（231） -> 时序电路延迟（产生第2信号203） -> 字线使能电路（212）-> （可能通过电平移位器）-> 字线驱动器（238）-> 断言字线（206）。从时钟边沿到字线断言之间的延迟是存在的。虽然对比文件未明确称此延迟为“行解码时段”，但其本质是从时钟到字线有效的延迟，与目标专利的“行解码时段”对应。同时，对比文件的第一延迟电路（ループ回路214）被编程为维持字线激活与感测放大器使能信号激活之间的“実質的に一定の遅延”（实质上恒定的延迟）。这意味着第一延迟电路模拟的延迟（从第1信号到SAEN）与实际的字线激活延迟（从第2信号到WL）是相关联并匹配的，目的是使它们的差值恒定。这隐含了第一延迟电路模拟的延迟时段（包含了对路径延迟的建模）与实际字线发展路径的延迟（行解码时段）是相等或成固定关系的。本领域技术人员可以合理推断，为了达到恒定的SAEN-WL延迟差，第一延迟电路模拟的延迟需要基于实际的行解码延迟来设置。因此，该特征被隐含公开。 |
| **J：其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线。《未公开》** | 无相关描述。 | **未公开**：对比文件完全没有提及任何“行解码总线”的结构，无论是实际的还是用于建模的“哑”行解码总线。因此，该特征未被公开。 |
| **K：其特征在于，所述哑行解码总线包括折叠的哑行解码总线。《未公开》** | 无相关描述。 | **未公开**：由于对比文件未公开“哑行解码总线”，因此其是否折叠也无从谈起。该特征未被公开。 |
| **L：其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线《直接公开》** | [2] 段落 “メモリデバイス220はまた、多重ダミーセル240を介してダミービット線243に結合されるダミーワード線242を含んでもよい。” | **直接公开**：对比文件明确记载了存储器件220包括“ダミーワード線242”（哑字线242）。因此，“哑字线”这一元件被直接公开。 |
| **M：以及哑位线，其被配置成响应于所述哑字线的断言而被放电。《直接公开》** | [2] 段落 “メモリデバイス220はまた、多重ダミーセル240を介してダミービット線243に結合されるダミーワード線242を含んでもよい。” <br> [2] 段落 “ダミービット線243は、プリチャージされてもよく、プリチャージされたダミービット線243の放電時間は、...ビット線208および210の1つの放電時間を近似してもよい。” | **直接公开**：对比文件明确记载了“ダミービット線243”（哑位线243），并且它通过哑单元240与哑字线242耦合。说明书进一步说明预充电的哑位线243的放电时间可以近似实际位线的放电时间。这必然意味着哑位线会响应于某种触发（例如通过哑字线访问哑单元）而被放电，以模拟实际位线的放电行为。因此，“哑位线被配置成响应于哑字线的断言而被放电”这一技术方案被对比文件直接公开。 |
| **N：其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段。《未公开》** | 无相关描述。 | **未公开**：对比文件的哑位线243用于模拟读操作中位线的放电延迟，以控制感测放大器使能信号的时机。对比文件完全没有提及任何用于模拟“写操作时段”的延迟电路，也没有提及在哑位线放电后产生一个“就绪输出信号”。目标专利的该特征涉及写操作完成建模，而对比文件整体聚焦于读操作优化。因此，该特征未被公开。 |
| **O：其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导。《直接公开》** | [2] 段落 “プログラマブル回路部分244は、ダミービット線243に結合され、プリチャージされたダミービット線243の調整できる放電速度を可能にするように制御できる多重放電デバイス248を含む。” <br> [2] 段落 “制御信号215は、プリチャージされたダミービット線243の放電速度を増加させるまたは減少させるために、...多重放電デバイス248への1つまたは複数の信号を含んでもよい。” | **直接公开**：对比文件公开了“プログラマブル回路部分244”（可编程电路部分244），其包含“多重放電デバイス248”（多个放电器件248），这些器件耦合到哑位线243，并可由控制信号215控制，以实现对预充电哑位线243的可调放电速度。这直接公开了多条由控制信号（调谐信号）控制的可选放电支路连接在哑位线和地之间，用于调节放电速度（即控制传导）。 |
| **P：其特征在于，进一步包括：存储器功率域位线《直接公开》** | [2] 段落 “ビットセル202は、...第1のビット線208、および第2のビット線210に結合される。” <br> [2] 段落 “メモリデバイス220は、メモリ電圧領域264に存在してもよい” | **直接公开**：对比文件明确记载了“第1のビット線208および第2のビット線210”（位线208和210），并且它们所在的存储器件220位于存储器电压域。因此，存储器功率域的位线被直接公开。 |
| **Q：位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分。《未公开》** | [2] 段落 “プリチャージされたビット線208および210は、...放電...ビット線208、210での差動電圧の発達...” | **未公开**：对比文件描述的是读操作，位线是预充电后，通过字线打开存取管，由存储单元内的数据进行放电，形成压差。这不是目标专利中描述的“写操作”位线发展路径（即响应于写时钟和数据信号，主动驱动一根位线为低）。两者操作模式根本不同。因此，对比文件没有公开用于写操作的、包含数据信号处理的位线放电路径，也没有公开与之对应的“列解码时段”概念。进而，第二延迟电路模拟列解码时段（即使是部分）的特征也无法在对比文件中找到依据。该特征未被公开。 |
| **R：其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线。《未公开》** | 无相关描述。 | **未公开**：对比文件没有提及任何“哑位总线”结构。其哑位线243是通过哑单元240与哑字线242耦合，并未描述为具有特定长度以模拟跨存储器组传输延迟的总线。因此，该特征未被公开。 |
| **S：其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟。《未公开》** | 无相关描述。 | **未公开**：对比文件未提及“写时钟总线”。该特征未被公开。 |
| **T：其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电。《未公开》** | [2] 段落 “ダミービット線243は、多重ダミーセル240を介して...ダミーワード線242に結合される” | **未公开**：对比文件公开了哑字线242通过哑单元240耦合到哑位线243。这是一种通过模拟存储单元（哑单元）的耦合方式，而不是通过一个简单的反相器直接驱动放电。因此，目标专利中“通过反相器连接”的特定结构未被公开。 |
| **U：其特征在于，所述哑位总线包括金属层中对应的迹线。《未公开》** | 无相关描述。 | **未公开**：对比文件未描述哑位线或任何哑总线的物理实现细节（如金属层迹线）。该特征未被公开。 |
| **V：其特征在于，所述哑位总线包括折叠的哑位总线。《未公开》** | 无相关描述。 | **未公开**：对比文件未提及“哑位总线”，更未提及折叠结构。该特征未被公开。 |
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