对比文件名称：2010-06-17_US2010148839A_发明申请_US20100148839A1 Self-Tuning Of Signal Path Delay In Circuit Employing Multiple Voltage Domains
目标专利名称：跨不同功率域的字线和位线跟踪CN107438883B
本次调用的模型名称：gpt-4o
以下是根据目标专利权利要求划分的技术特征与对比文件的比对表格：
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A. 包括：第一延迟电路，其被配置成将存储器时钟延迟所模拟的行解码时段以产生第一输出信号** | 对比文件第[0024]、[0026]段描述了存取路径（access path）54，该路径将存取信号从控制系统52传送到字线驱动器58以激活SRAM单元阵列50中的特定行（对应字线断言）。第[0033]-[0038]段描述了延迟电路74被配置为调整感测路径56的延迟，以确保其延迟不小于存取路径54的延迟。 | 对比文件公开了存取路径54，其延迟可被视为“行解码时段”。延迟电路74（如74B、74C）被配置为根据存取路径和感测路径中较慢者的延迟来调整输出，这隐含了需要一个电路来“模拟”或跟踪存取路径（即行解码）的延迟，并产生一个输出信号（如延迟输出87、91、93）。因此，本领域技术人员有可能从对比文件推理出配置一个第一延迟电路来模拟行解码时段并产生输出信号。**技术特征A被隐含公开。** |
| **B. 所述第一延迟电路包括配置成延迟存储器时钟信号以提供经延迟信号的逻辑功率域部分** | 对比文件第[0028]段说明存取路径54中，控制系统52和中介逻辑60由较低电压域VL（对应逻辑功率域）供电。第[0034]段（图3）描述了延迟电路74A中的缓冲器76由较低电压域VL供电。 | 对比文件公开了在存取路径（对应行解码路径）中存在由较低电压域（逻辑功率域）供电的组件（如控制逻辑），这些组件会引入延迟。延迟电路74A中也包含由较低电压域供电的延迟元件（缓冲器76）。本领域技术人员可以合理推断，若构建一个专门模拟行解码延迟的电路（第一延迟电路），其必然包括在逻辑功率域中用于延迟信号的部分。**技术特征B被隐含公开。** |
| **C. 所述第一延迟电路进一步包括配置成根据存储器电源电压来对所述经延迟信号进行电平移位以产生所述第一输出信号的第一电平移位器** | 对比文件第[0028]段提到电平移位器68、70、73用于将信号从较低电压域VL转换到较高电压域VH（对应存储器功率域）。 | 对比文件公开了在多电压域系统中使用电平移位器进行电压转换。然而，这些电平移位器是独立于延迟电路74存在的，用于路径中的信号转换。对比文件并未描述第一延迟电路本身包含一个专门用于对其内部经延迟信号进行电平移位以产生第一输出信号的电平移位器。本领域技术人员无法从对比文件中直接或合理地推断出该特定配置。**技术特征C未被公开。** |
| **D. 第二延迟电路，其被配置成将所述存储器时钟信号延迟所模拟的列解码时段以产生第二输出信号** | 对比文件第[0024]、[0026]段描述了感测路径（sense path）56，该路径将感测信号从控制系统52传送到感测放大器66以感测位线62上的数据。第[0033]-[0038]段描述了延迟电路74被配置在感测路径56中，以调整其延迟。 | 对比文件公开了感测路径56，其延迟可被视为与“列解码时段”（即从时钟到数据感测的延迟）相关。延迟电路74（如74B、74C）被配置为延迟感测路径中的信号并产生延迟输出（87、91、93）。因此，本领域技术人员有可能推理出存在一个第二延迟电路，用于模拟列解码时段并产生第二输出信号。**技术特征D被隐含公开。** |
| **E. 所述第二延迟电路包括配置成将所述存储器时钟信号电平移位成存储器功率域哑写时钟的第二电平移位器** | 对比文件第[0028]段提到电平移位器70用于将感测路径中的信号从较低电压域VL转换到较高电压域VH。 | 对比文件公开了在感测路径中使用电平移位器进行电压转换。然而，对比文件中的电平移位器是针对“感测信号”的，并非将“存储器时钟信号”移位成“存储器功率域哑写时钟”。“哑写时钟”是目标专利中特有的概念，在对比文件中未见描述。本领域技术人员无法从对比文件中得出该特定技术手段。**技术特征E未被公开。** |
| **F. 所述第二延迟电路进一步包括配置成将所述哑写时钟延迟成所述第二输出信号的存储器功率域部分** | 对比文件第[0028]段说明感测路径56中，中介逻辑64和感测放大器66由较高电压域VH（对应存储器功率域）供电。第[0036]段（图4）描述了延迟电路74B中的第二缓冲器84由较高电压域VH供电。 | 对比文件公开了感测路径（对应列解码相关路径）中存在由较高电压域（存储器功率域）供电的组件，这些组件会引入延迟。延迟电路74B中也包含由较高电压域供电的延迟元件（缓冲器84）。本领域技术人员可以合理推断，若构建一个专门模拟列解码延迟的电路（第二延迟电路），其可能包括在存储器功率域中用于进一步延迟信号的部分。**技术特征F被隐含公开。** |
| **G. 以及逻辑电路，其被配置成响应于所述所模拟的行解码时段和所述所模拟的列解码时段两者的完成而处理所述第一输出信号和所述第二输出信号以断言逻辑输出信号** | 对比文件第[0036]、[0037]、[0038]段描述了延迟电路74B、74C、74D中的结合门（combining gate）86、92、100（例如AND门），其接收来自不同电压域供电的并行延迟链的输出，并产生一个延迟输出。该输出仅在所有并行路径都完成延迟后才被断言。 | 对比文件公开了使用逻辑门（如与门）来组合多个并行延迟路径的输出，仅当所有路径的延迟都完成后，才输出有效信号。这实质上公开了逻辑电路响应于多个模拟延迟（可对应行、列解码延迟）的完成而处理多个输出信号以断言最终输出。**技术特征G被隐含公开。** |
| **H. 其特征在于，进一步包括：存储器功率域字线** | 对比文件第[0026]段描述了字线驱动器58激活SRAM单元阵列50中的字线以选择一行存储器单元。第[0028]段说明字线驱动器58位于较高电压域VH中。 | 对比文件明确公开了存储器（SRAM）中包含字线，且该字线由较高电压域（存储器功率域）供电和驱动。**技术特征H被直接公开。** |
| **I. 字线发展路径，其被配置成响应于所述存储器时钟信号的边沿而将所述字线断言为所述存储器电源电压，其中字线电压的断言与所述存储器时钟信号的所述边沿之间的延迟等于行解码时段，并且其中所述第一延迟电路被配置成使得所述所模拟的行解码时段等于所述行解码时段** | 对比文件第[0026]段描述了存取路径54响应于来自控制系统52的存取信号（可源自时钟）将字线断言为高电压（VH）。该路径的延迟即存取延迟。第[0033]段提到延迟电路74被配置为自调谐，使感测路径延迟跟踪存取路径的延迟，防止感测路径延迟小于存取路径延迟。 | 对比文件公开了存取路径（即字线发展路径）及其延迟（行解码时段），并且延迟电路74的目的是使感测路径的延迟跟踪（即等于或大于）存取路径的延迟。这隐含了模拟延迟（在感测路径中）需要等于或基于实际存取路径延迟。本领域技术人员可以合理推断，为实现准确跟踪，用于模拟的延迟电路（第一延迟电路）应被配置成使其模拟的延迟等于实际的行解码时段。**技术特征I被隐含公开。** |
| **J. 其特征在于，所述字线发展路径包括具有第一长度的行解码总线，并且其中所述第一延迟电路包括具有等于所述第一长度的第二长度的哑行解码总线** | 对比文件全文未提及“行解码总线”或“哑行解码总线”及其长度匹配。 | 对比文件未公开任何关于行解码总线物理长度及其在延迟建模电路中用匹配长度的“哑”总线进行模拟的技术特征。**技术特征J未被公开。** |
| **K. 其特征在于，所述哑行解码总线包括折叠的哑行解码总线** | 对比文件全文未提及“折叠的哑行解码总线”。 | 对比文件未公开该特定结构特征。**技术特征K未被公开。** |
| **L. 其特征在于，进一步包括：哑字线，其中所述逻辑门被配置成使用所断言的逻辑输出信号来驱动所述哑字线** | 对比文件全文未提及“哑字线”（dummy word line）的概念。 | 对比文件未公开使用模拟字线（哑字线）来进一步建模字线充电延迟的技术特征。**技术特征L未被公开。** |
| **M. 以及哑位线，其被配置成响应于所述哑字线的断言而被放电** | 对比文件全文未提及“哑位线”（dummy bit line）或其放电操作。 | 对比文件未公开使用哑位线及基于哑字线断言对其进行放电的技术特征。**技术特征M未被公开。** |
| **N. 其特征在于，进一步包括：第三延迟电路，其被配置成响应于所述哑位线的放电之后所模拟的写操作时段的完成而断言就绪输出信号，其中所述所模拟的写操作时段等于用于存储器位单元的写操作时段** | 对比文件全文未提及“哑位线放电”、“写操作时段”或“就绪输出信号”。 | 对比文件未公开在哑位线放电后进一步模拟写操作时段并产生就绪信号的第三延迟电路。**技术特征N未被公开。** |
| **O. 其特征在于，进一步包括：多条可选支路，其耦合在所述哑位线与地之间，其中每条可选支路由对应调谐信号控制成传导** | 对比文件全文未提及“哑位线”或用于调谐其放电的可选支路。 | 对比文件未公开该特定调谐电路结构。**技术特征O未被公开。** |
| **P. 其特征在于，进一步包括：存储器功率域位线** | 对比文件第[0026]段描述了SRAM单元阵列50将数据断言在位线62上，由感测放大器66感测。第[0028]段说明位线62及感测放大器66位于较高电压域VH中。 | 对比文件明确公开了存储器（SRAM）中包含位线，且该位线位于较高电压域（存储器功率域）中。**技术特征P被直接公开。** |
| **Q. 位线发展路径，其被配置成响应于所述存储器时钟信号的边沿并响应于要被写入位单元的数据信号而使所述位线放电，其中所述位线的放电与所述存储器时钟信号的所述边沿之间的延迟等于列解码时段，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段的至少一部分** | 对比文件第[0026]段描述了感测路径56，其控制感测放大器66在适当时间感测位线62上的数据。对比文件主要关注读取操作时的感测路径定时，并未描述用于写入操作的、使位线放电的“位线发展路径”。 | 对比文件公开的感测路径用于控制读取时的感测时机，其延迟可能与读取操作的列访问相关，但并非目标专利中定义的、用于写入操作的“位线发展路径”（即响应于数据和时钟使位线放电）。因此，对比文件未公开“列解码时段”在写入上下文中的具体定义，也未公开第二延迟电路被配置为模拟该特定放电路径的延迟。**技术特征Q未被公开。** |
| **R. 其特征在于，所述第二延迟电路包括具有被配置成对跨至少一个存储器组的传输延迟进行建模的长度的哑位总线** | 对比文件全文未提及“哑位总线”（dummy bit bus）或其长度建模。 | 对比文件未公开该特定结构特征。**技术特征R未被公开。** |
| **S. 其特征在于，所述位线发展路径包括具有写时钟总线传播延迟的写时钟总线，并且其中所述第二延迟电路被配置成使得所述所模拟的列解码时段等于所述列解码时段减去所述写时钟总线传播延迟** | 对比文件全文未提及“写时钟总线”。 | 对比文件未公开该特定定时关系。**技术特征S未被公开。** |
| **T. 其特征在于，进一步包括耦合在所述哑字线与所述哑位线之间的反相器，其中所述反相器被配置成响应于所述哑字线的断言而使所述哑位线放电** | 对比文件全文未提及“哑字线”、“哑位线”及连接二者的反相器。 | 对比文件未公开该特定电路连接。**技术特征T未被公开。** |
| **U. 其特征在于，所述哑位总线包括金属层中对应的迹线** | 对比文件全文未提及“哑位总线”及其物理实现。 | 对比文件未公开该特定实现细节。**技术特征U未被公开。** |
| **V. 其特征在于，所述哑位总线包括折叠的哑位总线** | 对比文件全文未提及“哑位总线”或“折叠的哑位总线”。 | 对比文件未公开该特定结构特征。**技术特征V未被公开。** |
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