**对比文件名称**：2006-08-31_WO2006090124A_发明申请_WO2006090124A2 METHOD FOR OPTIMISING TRANSISTOR PERFORMANCE IN INTEGRATED CIRCUITS
**目标专利名称**：232共享扩散标准单元架构CN104769718B
**模型名称**：DeepSeek-R1
### **特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：跨所述单元延伸并且还延伸到所述单元外的N型扩散区域**<br>**《直接公开》** | 说明书第[p0022]段：“...two adjacent cells having an edge with corresponding NMOS (Vss) negative nets that lie on either side of the cell boundary form a continuous negative-channel diffusion 24.” 及附图3。 | 对比文件明确公开了负沟道扩散（即N型扩散）在相邻单元之间是连续的。附图3清楚显示了负沟道扩散区域24跨越了单元边界（如单元33和35之间），形成了连续的扩散区域，这意味着扩散区域不仅跨单元延伸，而且延伸到了单元之外。这直接公开了本专利中“跨单元延伸并延伸到单元外”的N型扩散区域。 |
| **B：跨所述单元延伸并且还延伸到所述单元外的P型扩散区域**<br>**《直接公开》** | 说明书第[p0022]段：“It will be appreciated that the same process may be applied to the positive-channel 26 diffusion.” 及附图3。 | 对比文件明确指出，上述用于负沟道（N型）扩散的优化方法同样适用于正沟道（P型）扩散。附图3也显示了正沟道扩散区域26是连续跨越多个单元的。因此，对比文件直接公开了“跨单元延伸并延伸到单元外”的P型扩散区域。 |
| **C：在每个扩散区域之上的至少一个导电栅极，以创建半导体器件**<br>**《直接公开》** | 说明书第[p0005]段：“The active areas or components of the logic cell include negative-channel diffusion 24, positive-channel diffusion 26, and gate 34 layers.” 及附图1。 | 对比文件描述了标准单元包含扩散区域（24， 26）和栅极层（34）。附图1清楚显示了栅极34横跨在N型和P型扩散区域之上，形成MOS晶体管（即半导体器件）。这直接对应于本专利中“在每个扩散区域之上的至少一个导电栅极，以创建半导体器件”。 |
| **D：虚设栅极对，每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对，该对虚设栅极布置在所述单元的相对的边缘处**<br>**《未公开》** | 无相应内容。 | 对比文件全文及附图均未提及“虚设栅极”（dummy gate）或“虚设器件”。对比文件中的栅极34均为构成有效逻辑门（如NAND， NOR）的有效器件的一部分。本专利的核心创新点之一是在单元相对边缘设置专门用于被禁用的虚设栅极对，以利用延伸出边界的扩散改善性能同时避免泄漏。对比文件完全没有公开此概念。 |
| **E：以及至少一个第一导线，所述至少一个第一导线被配置成将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件**<br>**《未公开》** | 无相应内容。 | 由于对比文件未公开“虚设器件”（特征D），因此自然不存在将虚设器件耦合到电源以禁用它所需的导线。对比文件中的导线（如18， 20， 22）用于内部逻辑连接或连接扩散区域与电源轨（VDD， VSS），其功能是建立有效电路连接，而非禁用器件。 |
| **F：其中所述供电源在所述单元的一侧上**<br>**《未公开》** | 说明书第[p0005]段及附图1：“...bound by power and ground rails 14,16.” | 对比文件附图1显示电源轨（VDD 14， VSS 16）位于单元行的上下两侧，为整行单元供电。虽然每个单元可能从一侧的电源轨获取电源，但对比文件并未明确限定或描述“供电源在所述单元的一侧上”这一特定布局特征，且该特征在本专利中与虚设器件的单边结扎方案紧密相关。对比文件未涉及此特定上下文。 |
| **G：其中耦合到所述至少一个第一导线的所述至少一个虚设器件布置在所述单元的仅一个边缘上**<br>**《未公开》** | 无相应内容。 | 此特征依赖于虚设器件及其导线的存在（特征D， E）。由于对比文件未公开虚设器件及用于禁用的导线，因此该关于虚设器件布置位置的限定自然也未被公开。 |
| **H：并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源。**<br>**《未公开》** | 无相应内容。 | 此特征同样完全依赖于虚设器件、禁用导线及单侧电源布局的存在（特征D， E， F）。对比文件未公开任何这些相关特征，因此该限定未被公开。 |
| **I：其特征在于，所述至少一个第一导线与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触。**<br>**《未公开》** | 无相应内容。 | 此特征描述了导线与虚设栅极及特定扩散区域部分的接触结构，是实施虚设器件禁用的具体连接方式。对比文件未公开任何虚设栅极，更未提及这种特定的、与虚设栅极和扩散区域同时接触的导线结构。 |
| **J：其特征在于，所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极**<br>**《直接公开》** | 说明书附图1。 | 对比文件附图1清楚地显示，在单个逻辑单元（例如标注为“31 NAND”的单元）内部，在N型和P型扩散区域之上存在多个并行的栅极34。这直接公开了“在每个扩散区域之上的多个导电栅极”这一特征。 |
| **K：并且所述单元进一步包括布置在所述多个导电栅极之间的输出接头。**<br>**《未公开》** | 无相应内容。 | 对比文件确实公开了金属互连层（18， 20， 22）和通孔（28）用于内部连接和电源连接，但并未具体描述或示出“布置在多个导电栅极之间的输出接头”这一特定结构。本专利说明书附图2中的输出接头204是一个明确的、位于栅极之间的特定连接结构。对比文件未提及此特定元件。 |
| **L：其特征在于，每个虚设栅极包括经切割的虚设栅极对，每个经切割的虚设栅极或是与所述P型扩散区域相关联或是与所述N型扩散区域相关联。**<br>**《未公开》** | 无相应内容。 | 此特征描述了虚设栅极的具体实现形式——“经切割的虚设栅极对”，这是本专利实施例中的一个具体架构细节（参见说明书[0024]段及图2中的多晶线切割掩模212）。对比文件未公开任何虚设栅极，更未公开这种经切割的结构。 |
| **M：其特征在于，每个经切割的虚设栅极形成P型虚设器件或N型虚设器件的一部分。**<br>**《未公开》** | 无相应内容。 | 此特征是基于特征L的进一步限定，解释经切割的虚设栅极如何分别形成P型或N型虚设器件。由于对比文件未公开特征L，该特征M也未被公开。 |
| **N：其特征在于，进一步包括至少一个第二导线，所述至少一个第二导线被配置将所述虚设器件对中的至少一个虚设器件耦合到接地，以禁用所述至少一个虚设器件。**<br>**《未公开》** | 无相应内容。 | 此特征是关于使用第二导线将虚设器件耦合到接地以禁用的进一步限定。这仍然是虚设器件禁用方案的一部分。由于对比文件未公开虚设器件及其禁用方案，此特征未被公开。 |
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