对比文件名称：1986-02-11_US4570176A_发明授权_US4570176A CMOS Cell array with transistor isolation
目标专利名称：232共享扩散标准单元架构CN104769718B
模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述与公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：跨所述单元延伸并且还延伸到所述单元外的N型扩散区域《直接公开》 | 图3及对应说明书第3段：“...a pair of thin oxide diffusion strips 60 and 62 are utilized...diffusion strip 60 is p+ doped and diffusion strip 62 is n+ doped.”， 以及第5段：“...n+ diffusion strip 62...”， 第5段：“...to form n+ diffusion regions 32, 36 and 40.” | 对比文件公开了n+掺杂的扩散条带62（n+ diffusion strip 62），该条带被多个单元（如10, 12, 14）共享，因此它必然跨每个单元延伸并且延伸到这些单元之外。这与目标专利中N型扩散区域延伸出单元边界的作用相同，都是作为跨单元共享的扩散区。因此，本领域技术人员能毫无疑义地得出该技术方案。 |
| **技术特征B**：跨所述单元延伸并且还延伸到所述单元外的P型扩散区域《直接公开》 | 图3及对应说明书第3段：“...a pair of thin oxide diffusion strips 60 and 62 are utilized...diffusion strip 60 is p+ doped...”， 以及第4段：“...isolation transistor 64 is connected to the positive power supply...” (该晶体管位于p+扩散条带60上)。 | 对比文件公开了p+掺杂的扩散条带60（p+ diffusion strip 60），该条带被多个单元共享，因此它必然跨每个单元延伸并且延伸到这些单元之外。这与目标专利中P型扩散区域延伸出单元边界的作用相同，都是作为跨单元共享的扩散区。因此，本领域技术人员能毫无疑义地得出该技术方案。 |
| **技术特征C**：在每个扩散区域之上的至少一个导电栅极，以创建半导体器件《直接公开》 | 说明书第2段：“The logic transistors...are formed...by the intersection of a polysilicon mask with the separate p+ and n+ diffusions.”， 以及图3中显示的多个逻辑晶体管对42, 44, 46, 48。 | 对比文件明确指出，逻辑晶体管是通过多晶硅（作为导电栅极）与p+和n+扩散区域的交汇形成的。图3中显示了在p+扩散条带60和n+扩散条带62之上形成的多个晶体管对（例如42, 44），这些是有效的半导体器件。因此，对比文件直接公开了该特征。 |
| **技术特征D**：虚设栅极对，每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对，该对虚设栅极布置在所述单元的相对的边缘处《直接公开》 | 图3及对应说明书第4段：“...a pair of isolation transistors 64 and 65 are positioned at cell boundary 18 between cells 10 and 12...”， 第4段：“...a pair of isolation transistors 66 and 67 are positioned at cell boundary 20...”， 第4段：“...a pair of isolation transistors 68 and 69 are positioned at cell boundary 22 and a pair of isolation 70 and 71 are positioned at cell boundary 24.” | 对比文件在单元边界（如18, 20, 22, 24）处设置了隔离晶体管对（如64&65, 66&67, 68&69, 70&71）。每个晶体管对包含一个p沟道器件（位于p+扩散条带60上）和一个n沟道器件（位于n+扩散条带62上），共同构成一对虚设（隔离）器件。这些成对的器件位于单元的相对边缘（边界）处。其作用与目标专利相同，都是位于单元边缘用于隔离或定义的器件。因此被直接公开。 |
| **技术特征E**：以及至少一个第一导线，所述至少一个第一导线被配置成将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件，《直接公开》 | 说明书第4段：“...the gates of the p-channel devices are permanently tied to the positive power supply and the gates of the n-channel devices are permanently tied to the negative power supply.”， 以及“...isolation transistor 64 is connected to the positive power supply (5 V) and isolation transistor 65 is connected to the negative power supply (0 V).” | 对比文件明确教导，为了将隔离晶体管用作虚设器件以实现隔离，需要将其栅极（相当于虚设栅极）永久连接到电源（正电源或负电源/地）以使其永久“关闭”（off），即被禁用。这通过导线（金属互连）实现。因此，对比文件直接公开了用导线将虚设器件耦合到电源以禁用的技术特征。 |
| **技术特征F**：其中所述供电源在所述单元的一侧上，《隐含公开》 | 对比文件未明确描述供电源（VDD和VSS）在单元上的具体物理位置。 | 目标专利中“供电源在单元的一侧上”这一特征，用于解释为何在一指单元中只有一侧的虚设栅极能被结扎。对比文件涉及标准单元设计，本领域技术人员公知，在标准单元库中，电源（VDD）和地（VSS）轨道通常平行布置在单元的上、下两侧或仅在一侧。为了实现对比文件所述的将隔离晶体管栅极连接到电源，本领域技术人员在布局时必然需要将电源布线引至单元边缘的相应位置。从对比文件图3的布局来看，隔离晶体管位于单元边界，其栅极需要连接至电源线，这隐含了电源需要被布置在能够连接到这些栅极的位置，通常是在单元的一侧或两侧。考虑到标准单元的常规设计实践，可以合理推断电源布置在单元的一侧或两侧。因此，该特征被隐含公开。 |
| **技术特征G**：其中耦合到所述至少一个第一导线的所述至少一个虚设器件布置在所述单元的仅一个边缘上，《未被公开》 | 图3显示，在每个单元边界（18, 20, 22, 24）处都设置有隔离晶体管对。对于一个内部单元（如单元12），其两侧边界（18和20）均布置了被连接到电源的隔离晶体管（64,65,66,67）。 | 目标专利此特征限定了在“仅一个边缘上”布置被耦合/禁用的虚设器件，这对应于其附图2所示的不对称单元（一指单元）架构。对比文件中，每个单元（特别是内部单元）在其两侧的边缘（边界）都布置了用于隔离的虚设器件（隔离晶体管），并且这些器件的栅极都被连接到了电源（正或负）以被禁用。这与“仅一个边缘”的限定明显不同。因此，对比文件没有公开该特征。 |
| **技术特征H**：并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源。《未被公开》 | 同特征G的分析，对比文件中单元两侧边缘的隔离晶体管均被连接到电源（或地）。说明书第4段明确指出所有隔离晶体管的栅极都被永久连接到电源。 | 该特征依赖于特征G的“仅一个边缘”的前提，描述相对边缘的虚设器件不被耦合。由于对比文件中单元两侧边缘的虚设器件（隔离晶体管）均被连接到电源（正或负）以实现禁用，因此不存在“相对边缘上的虚设器件不耦合至供电源”的情况。故该特征未被公开。 |
| **技术特征I**：其特征在于，所述至少一个第一导线与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触。《未被公开》 | 对比文件未描述连接隔离晶体管栅极的导线（电源线）与扩散区域有任何物理接触。其仅描述了栅极被连接到电源。 | 目标专利此特征（结合附图2）描述了一种特定的布局连接方式，即结扎导线（214）不仅接触虚设栅极（208），还接触虚设栅极与有效栅极（206）之间的扩散区域（202）。这种接触可能用于确保电连接或满足特定设计规则。对比文件完全没有提及或暗示导线与扩散区域之间的这种接触关系。因此，该特征未被公开。 |
| **技术特征J**：其特征在于，所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极《隐含公开》 | 图3显示了在单元10、12、14内存在多个逻辑晶体管对（如单元10中的42和44）。形成这些晶体管需要多个多晶硅栅极（导电栅极）与p+和n+扩散条带相交。 | 对比文件虽然未明确使用“多个导电栅极”的表述，但其图3明确示出单个单元（如单元10）内包含多于一个的逻辑晶体管对（42和44）。每个晶体管对包含分别位于p+和n+扩散上的栅极。因此，本领域技术人员可以毫无疑义地推断，在每个扩散区域（p+条带60和n+条带62）之上必然存在多个导电栅极（多晶硅线）以形成这些多个晶体管。因此，该特征被隐含公开。 |
| **技术特征K**：并且所述单元进一步包括布置在所述多个导电栅极之间的输出接头。《未被公开》 | 对比文件全文未提及“输出接头”（output tab）这一结构或功能部件。 | 目标专利中的“输出接头”（如图2中的204）是一个特定的布局特征，用于电学连接和信号引出。对比文件描述的是单元阵列的隔离方法及通用结构，并未涉及单元内部具体信号布线或输出接头的细节。因此，该特征未被公开。 |
| **技术特征L**：其特征在于，每个虚设栅极包括经切割的虚设栅极对，每个经切割的虚设栅极或是与所述P型扩散区域相关联或是与所述N型扩散区域相关联。《未被公开》 | 对比文件中的隔离晶体管是完整的晶体管，其栅极是连续的多晶硅线，跨越p+和n+扩散区域（如图3中隔离晶体管64的栅极线同时覆盖p+条带60和n+条带62的相应部分）。说明书未提及对栅极进行“切割”。 | 目标专利此特征（结合说明书及附图）特指虚设栅极被“切割”（如通过掩模212），使得原本跨在P型和N型扩散上的一个连续栅极被分割成两个部分，一部分与P型扩散关联形成PMOS虚设器件，另一部分与N型扩散关联形成NMOS虚设器件。对比文件中的隔离晶体管虽然也分别位于P型和N型扩散上，但其栅极并未被描述或显示为经过这种“切割”处理。它们是完整的、未切割的栅极。因此，该特征未被公开。 |
| **技术特征M**：其特征在于，每个经切割的虚设栅极形成P型虚设器件或N型虚设器件的一部分。《未被公开》 | 同特征L的分析。对比文件中的隔离晶体管64（p沟道）和65（n沟道）是独立的晶体管，具有各自完整的栅极，并非由一个被切割的栅极的一部分形成。 | 该特征是特征L的进一步限定。由于对比文件未公开“经切割的虚设栅极”，因此自然也未曾公开由切割后的栅极部分分别形成P型或N型虚设器件。因此，该特征未被公开。 |
| **技术特征N**：其特征在于，进一步包括至少一个第二导线，所述至少一个第二导线被配置将所述虚设器件对中的至少一个虚设器件耦合到接地，以禁用所述至少一个虚设器件。《直接公开》 | 说明书第4段：“...the gates of the n-channel devices are permanently tied to the negative power supply (0 V).”， 以及“isolation transistor 65 is connected to the negative power supply (0 V)”。 | 对比文件明确公开了将n沟道隔离晶体管（即与N型扩散相关联的虚设器件）的栅极永久连接到负电源（0V，即接地）。这必然通过导线（第二导线）实现，目的是使该晶体管永久关闭，即禁用。这直接公开了该特征。 |
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