对比文件名称：US20110177658A1 Standard Cell Architecture and Methods with Variable Design Rules
目标专利名称：CN104769718B 共享扩散标准单元架构
模型名称：GPT-4
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 (段落号/部分) | 公开性论述 |
| **技术特征A**：包括：跨所述单元延伸并且还延伸到所述单元外的N型扩散区域<br>**《未公开》** | [0044] ... N-type diffusions for the N MOS transistors. ... the active areas or “oxide dimensioned” (OD) areas 46 and 26 are defined by isolation oxide regions. ... In the standard cell layout of FIG. 4, the active areas take an L shape...<br>[0050] ... diffusions 91 and 101 are P-type diffusions for the P MOS transistors and N-type diffusions for the N MOS transistors. ... The P-type active areas 46 are typically formed in an N-type well... The active areas or “oxide dimensioned” (OD) areas 46 and 26 are defined by isolation oxide regions. | 对比文件公开了标准单元内存在N型扩散区域（例如图7中的101）。然而，对比文件并未明确描述该N型扩散区域“跨所述单元延伸并且还延伸到所述单元外”。从图4和图7的布局图示来看，扩散区域（91, 101）似乎被限定在单元边界（例如图7中的97）之内，并未明确显示或描述其延伸超出单元边界。本领域技术人员基于对比文件的描述和图示，无法毫无疑义地确定或合理推断出N型扩散区域会延伸到单元外。该技术特征未被公开。 |
| **技术特征B**：跨所述单元延伸并且还延伸到所述单元外的P型扩散区域<br>**《未公开》** | [0044] ... P and N-type active areas 46 and 26 are formed at the top and bottom of the cells... The P-type active areas 46 are typically formed in an N-type well...<br>[0050] ... diffusions 91 and 101 are P-type diffusions for the P MOS transistors and N-type diffusions for the N MOS transistors. | 对比文件公开了标准单元内存在P型扩散区域（例如图4中的46，图7中的91）。然而，对比文件并未明确描述该P型扩散区域“跨所述单元延伸并且还延伸到所述单元外”。从图示看，P型扩散区域同样被描绘在单元边界内。本领域技术人员无法从对比文件中毫无疑义地确定或合理推断出P型扩散区域会延伸到单元外。该技术特征未被公开。 |
| **技术特征C**：在每个扩散区域之上的至少一个导电栅极，以创建半导体器件<br>**《直接公开》** | [0045] Polysilicon gates 103 and 105 extend over the active areas and form the P-type transistors P1 and P2 and the N-type transistors N1 and N2 in the corresponding active areas 91, for P-type, and 101, for N-type. | 对比文件明确公开了在P型扩散区域91和N型扩散区域101之上，分别布置有多晶硅栅极（导电栅极）103和105，这些栅极与扩散区域交叠形成了P型晶体管（P1, P2）和N型晶体管（N1, N2），即创建了半导体器件。这与目标专利中“在每个扩散区域之上的至少一个导电栅极，以创建半导体器件”的技术特征完全相同。 |
| **技术特征D**：虚设栅极对，每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对，该对虚设栅极布置在所述单元的相对的边缘处<br>**《未公开》** | [0045] ... dummy polysilicon conductors such as 77 are placed at the cell boundaries. Cell boundary 97, for example, has dummy polysilicon conductor 77 running along it.<br>[0017] ... dummy polysilicon vertical lines such as 16 and 18 which do not overlie any active area but form the cell boundary regions. | 对比文件公开了在单元边界（例如图7中的97）处存在虚设多晶硅导体（如77）。然而，首先，对比文件明确说明这些虚设多晶硅线“不与任何有源区重叠”（do not overlie any active area），即它们不与扩散区域交叠。这与目标专利中虚设栅极“布置在N型扩散区域和P型扩散区域之上以创建虚设器件对”的技术方案根本不同。其次，对比文件仅提及虚设多晶硅位于单元边界，并未明确描述存在一对虚设栅极布置在单元“相对的边缘处”。图7中仅示出了单元一侧边界（97）处的虚设多晶硅77，另一侧边界的情况未明确示出或描述为虚设栅极。因此，该技术特征未被公开。 |
| **技术特征E**：以及至少一个第一导线，所述至少一个第一导线被配置成将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件<br>**《未公开》** | 无相关内容。 | 对比文件完全没有提及将虚设器件（dummy device）耦合到供电源（VDD或VSS）以禁用的概念。对比文件中的虚设多晶硅导体（如77）被描述为用于互连或形成单元边界，但没有被描述为形成可被禁用的“虚设器件”。目标专利的核心之一是通过导线连接供电源来主动禁用因扩散区域延伸而在单元边缘形成的潜在有效器件，该技术构思在对比文件中完全没有出现。 |
| **技术特征F**：其中所述供电源在所述单元的一侧上<br>**《未公开》** | [0044] ... Metal 1 buss 53 forms a VDD terminal. Buss 53 is coupled horizontally across the ends of the polysilicon PO regions and forms the top of the standard cells.<br>[0054] ... contact 73 couples them to a metal 1 end cap material that is coupled to Vdd. ... horizontal metal 1 buss 83, which will be coupled to a voltage supply Vss, or ground. | 对比文件描述了电源（VDD）和地（VSS）通过金属总线（如53, 83）连接到单元。从图4和图7的布局看，这些电源/地总线水平穿过单元的顶部和/或底部，意味着电源和地可能位于单元的两侧（上/下），而非如目标专利权利要求所限定的“在所述单元的一侧上”。目标专利的该特征与“一指单元”架构（电源仅在一侧）相关，对比文件未公开此特定布局。 |
| **技术特征G**：其中耦合到所述至少一个第一导线的所述至少一个虚设器件布置在所述单元的仅一个边缘上<br>**《未公开》** | 无相关内容。 | 该特征依赖于技术特征D和E的成立。由于对比文件既未公开“虚设器件对”的概念，也未公开将虚设器件耦合到供电源以禁用的技术方案，因此更无从谈起“仅在一个边缘上”耦合虚设器件。该特征未被公开。 |
| **技术特征H**：并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源。<br>**《未公开》** | 无相关内容。 | 该特征同样依赖于技术特征D、E、F的成立。由于对比文件未公开目标专利所定义的虚设器件、其与供电源的特定耦合关系以及供电源位于单元一侧的布局，因此该特征“相对边缘上的虚设器件不耦合至供电源”在对比文件中没有任何依据。 |
| **技术特征I**：其特征在于，所述至少一个第一导线与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触。<br>**《未公开》** | 无相关内容。 | 对比文件完全没有描述任何导线（如金属层）与虚设多晶硅导体以及位于导电栅极和虚设多晶硅导体之间的扩散区域部分同时接触的结构。目标专利图2中栅极结扎214同时接触虚设栅极208和扩散区域202的特定连接方式，在对比文件中不存在。 |
| **技术特征J**：其特征在于，所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极<br>**《直接公开》** | [0045] Polysilicon gates 103 and 105 extend over the active areas and form the P-type transistors P1 and P2 and the N-type transistors N1 and N2...<br>图7显示了在P型扩散区域91之上有多个多晶硅栅极（如形成P1和P2的栅极），在N型扩散区域101之上也有多个多晶硅栅极（如形成N1和N2的栅极）。 | 对比文件图7明确示出，在P型扩散区域91之上有至少两个多晶硅栅极（对应P1和P2），在N型扩散区域101之上也有至少两个多晶硅栅极（对应N1和N2）。这直接公开了“在每个扩散区域之上的多个导电栅极”这一特征。 |
| **技术特征K**：并且所述单元进一步包括布置在所述多个导电栅极之间的输出接头。<br>**《未公开》** | [0044] ... Metal 1 portion 48 through the use of contacts, and to the vertical metal 2 portion 36 to form the Y terminal.<br>[0054] The source of transistor N2 is coupled to the Y output by metal 1 portion 93. | 对比文件描述了输出端子Y通过金属部分（如93，或图4中的36）连接。然而，目标专利说明书中的“输出接头”（output tab，如图2中的204）是一个特定的、布置在多个导电栅极之间的结构，用于连接输出线。对比文件没有描述或暗示这种特定命名的“输出接头”结构，其输出连接是通过常规的金属线和接触孔实现的。该特征未被公开。 |
| **技术特征L**：其特征在于，每个虚设栅极包括经切割的虚设栅极对，每个经切割的虚设栅极或是与所述P型扩散区域相关联或是与所述N型扩散区域相关联。<br>**《未公开》** | 无相关内容。 | 对比文件中的虚设多晶硅导体（如77）被描述为不与有源区重叠（参见[0017], [0045]），因此不存在“与P型或N型扩散区域相关联”的“经切割的虚设栅极对”。目标专利中通过多晶线切割掩模将虚设栅极切割成分别与P型和N型扩散区域相关的部分，这一技术特征在对比文件中完全没有提及。 |
| **技术特征M**：其特征在于，每个经切割的虚设栅极形成P型虚设器件或N型虚设器件的一部分。<br>**《未公开》** | 无相关内容。 | 该特征以技术特征L为前提。由于对比文件未公开“经切割的虚设栅极对”，因此自然也谈不上每个经切割的部分形成P型或N型虚设器件的一部分。该特征未被公开。 |
| **技术特征N**：其特征在于，进一步包括至少一个第二导线，所述至少一个第二导线被配置将所述虚设器件对中的至少一个虚设器件耦合到接地，以禁用所述至少一个虚设器件。<br>**《未公开》** | 无相关内容。 | 与技术特征E类似，对比文件完全没有涉及将任何虚设结构耦合到接地（GND）以禁用的概念。该特征未被公开。 |
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