**对比文件名称**：发明申请_US20060141694A1 Semiconductor device and method for fabricating the same
**目标专利名称**：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
**本次调用模型名称**：深度专利创造性评估代理师模型
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## **特征比对表格**
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：衬底，包括具有顶表面的本体<br>**《直接公开》** | “a substrate 30” (参见图5A-5G及其描述，例如[0039]段：“Referring to FIG. 5A, device isolation layers 31 are formed on a substrate 30.”) | 对比文件明确公开了半导体器件包含衬底（substrate），这是所有半导体器件的基础结构。衬底必然包含具有顶表面的本体，这是本领域的公知常识。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| **技术特征B**：FET器件，包括：源极，设置在所述衬底中<br>**《直接公开》** | “the first junction regions 42A are the aforementioned storage node junction regions” 以及 “the storage node contact plugs 44A are connected with the first junction regions 42A” (参见[0047], [0049]段)。结合附图5G，结区域42A形成于衬底30中，并通过接触插塞44A连接，该结区域在MOS晶体管中起到源极或漏极的作用。 | 对比文件公开了在衬底中形成的结区域（junction regions），例如作为存储节点结区域的42A。在MOS晶体管中，这些结区域即构成器件的源极或漏极。因此，对比文件直接公开了“源极设置在衬底中”这一特征。 |
| **技术特征C**：漏极，设置在所述衬底中<br>**《直接公开》** | “the second junction region 42B is the aforementioned bit line junction region” 以及 “the bit line contact plug 44B is connected with the second junction region 42B” (参见[0047], [0049]段)。结合附图5G，结区域42B形成于衬底30中，并通过接触插塞44B连接，该结区域在MOS晶体管中起到源极或漏极的作用。 | 与特征B同理，对比文件公开了另一个结区域（bit line junction region）42B，设置在衬底中，并作为MOS晶体管的源极或漏极。因此，对比文件直接公开了“漏极设置在衬底中”这一特征。 |
| **技术特征D**：以及有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间<br>**《直接公开》** | “each gate structure is formed in a stack structure including a first gate insulation layer 35, a second gate insulation layer 38, a gate polysilicon layer 36, a gate metal layer 37, and a gate hard mask layer 39.” (参见[0045]段)。结合附图5E-5G，栅极结构（gate structure）形成在衬底上，并位于存储节点结区域（42A）和位线结区域（42B）之间。栅极结构本身具有物理宽度。 | 对比文件明确公开了栅极结构（gate structure），该结构位于两个结区域（即源极和漏极）之间。栅极结构必然具有一个宽度（width），这是其物理属性。因此，对比文件直接公开了具有宽度的有源栅极形成在源极与漏极之间的技术特征。 |
| **技术特征E**：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度<br>**《隐含公开》** | 1. “device isolation layers 31 are formed on a substrate 30.” (参见[0039]段)。该器件隔离层邻近晶体管器件（栅极结构及结区域）设置。<br>2. “a depth difference between the first junction region 42A and the second junction region 42B is in a range of approximately 1 Å to approximately 50 Å.” (参见[0047]段)。第一结区域42A（存储节点结）和第二结区域42B（位线结）的深度存在差异。<br>3. 结合附图5F-5G及工艺描述（[0046]-[0047]），位线结区域42B在形成过程中额外进行了一次离子注入（第二离子注入），这导致了其与存储节点结区域42A的不对称性，包括深度差异。 | 对比文件公开了器件隔离层（device isolation layers 31），其作用是将相邻的晶体管器件隔离，这与目标专利中“隔离结构”的作用相同。虽然对比文件未明确使用“扩散中断”或“单扩散中断（SDB）”的术语，但其公开的浅沟槽隔离（STI）结构是本领域常见的隔离结构的一种。<br>更重要的是，对比文件明确公开了源极/漏极结区域（42A和42B）的深度不对称（depth difference）。这种不对称是由于在形成位线结区域（42B）时进行了额外的离子注入工艺所致。虽然对比文件未明确说明该深度较深的结区域是否“邻近”隔离结构，但从图5G的布局来看，位线结区域42B和存储节点结区域42A分别位于栅极结构两侧，而器件隔离层31位于器件阵列之间。本领域技术人员可以合理推断，在集成电路布局中，总有一个结区域（源极或漏极）会比其他结区域更靠近器件隔离边界。因此，结合“存在深度不对称的结区域”和“存在邻近器件的隔离结构”这两个公开内容，本领域技术人员通过常规的布局推理，能够隐含得出“邻近隔离结构的那个源极或漏极的深度更大”的技术方案。 |
| **技术特征F**：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。<br>**《未公开》** | 对比文件全文未提及“伪栅极（dummy gate）”的概念，也未公开在有源栅极旁边设置一个宽度不同的栅极结构用于隔离。对比文件中的栅极结构均为有源栅极（active gate），其讨论的“step gate”或“omega gate”结构均是对有源栅极自身形状的改进，以增加沟道长度，而非作为隔离用途的伪栅极。 | 目标专利的核心发明点之一在于设置了宽度小于有源栅极的伪栅极，该伪栅极位于隔离结构（扩散中断）之上，与有源栅极相邻，形成非对称布局。对比文件完全没有公开“伪栅极”这一元件，更未公开其宽度小于有源栅极宽度的关系。对比文件中的所有栅极都是功能性的有源栅极。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征G**：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方<br>**《直接公开》** | “storage node contact plugs 44A are connected with the first junction regions 42A” (参见[0049]段)。结合附图5G，接触插塞44A形成在结区域42A上方，并与栅极结构相邻。 | 对比文件公开了存储节点接触插塞（44A），其设置在存储节点结区域（42A，作为源极或漏极）上方，并且从图5G可以清楚地看到，该接触插塞邻近栅极结构（有源栅极）。因此，该特征被直接公开。 |
| **技术特征H**：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。<br>**《未公开》** | “a bit line contact plug 44B is connected with the second junction region 42B” (参见[0049]段)。对比文件公开了位线接触插塞44B设置在结区域42B上方。 | 对比文件仅公开了存在接触插塞（接触件）。然而，技术特征H限定了非常具体的位置关系：1）接触件位于有源栅极和伪栅极之间；2）接触件与两者之间的距离差（隔离余裕）；3）该隔离余裕与栅极宽度余裕的数学关系（一半）。由于对比文件根本未公开“伪栅极”这一元件，因此“位于有源栅极与伪栅极之间”、“与伪栅极隔开距离”以及由此导出的距离差和数学关系均无法从对比文件中得出或推理得出。该特征未被公开。 |
| **技术特征I**：其中所述有源栅极宽度为十五(15)纳米(nm)<br>**《未公开》** | “if the gate structures have the width of approximately 100 nm” (参见[0040]段)。 | 对比文件公开的栅极结构宽度约为100nm，这远大于目标专利权利要求中限定的15nm。该具体数值未被公开。 |
| **技术特征J**：其中所述伪栅极宽度为十三(13)nm<br>**《未公开》** | 对比文件未公开伪栅极。 | 由于伪栅极这一元件本身未被公开，其具体的宽度数值（13nm）更无从谈起。 |
| **技术特征K**：以及其中所述隔离余裕为一(1)nm。<br>**《未公开》** | 对比文件未公开技术特征H所定义的“隔离余裕”。 | 该具体数值依附于未被公开的上位特征（特征H），因此也未被公开。 |
| **技术特征L**：其中所述有源栅极宽度为十八(18)纳米(nm)<br>**《未公开》** | “if the gate structures have the width of approximately 100 nm” (参见[0040]段)。 | 对比文件公开的栅极结构宽度约为100nm，与18nm不同。该具体数值未被公开。 |
| **技术特征M**：其中所述伪栅极宽度为十四(14)nm<br>**《未公开》** | 对比文件未公开伪栅极。 | 由于伪栅极这一元件本身未被公开，其具体的宽度数值（14nm）更无从谈起。 |
| **技术特征N**：以及其中所述隔离余裕为两(2)nm。<br>**《未公开》** | 对比文件未公开技术特征H所定义的“隔离余裕”。 | 该具体数值依附于未被公开的上位特征（特征H），因此也未被公开。 |
| **技术特征O**：其中所述栅极宽度余裕为至少两(2)纳米(nm)。<br>**《未公开》** | 对比文件未公开“伪栅极宽度小于有源栅极宽度”这一关系，因此不存在“栅极宽度余裕”的概念。 | 该特征依附于核心特征F，由于特征F未被公开，因此该具体的余裕数值范围也未被公开。 |
| **技术特征P**：其中所述有源栅极宽度为十五(15)nm<br>**《未公开》** | 同特征I。 | 该具体数值未被公开。 |
| **技术特征Q**：以及其中所述伪栅极宽度为十三(13)nm。<br>**《未公开》** | 同特征J。 | 该具体数值未被公开。 |
| **技术特征R**：其中所述有源栅极宽度为十七(17)nm<br>**《未公开》** | 对比文件公开的栅极宽度约为100nm。 | 该具体数值未被公开。 |
| **技术特征S**：以及其中所述伪栅极宽度为十四(14)nm。<br>**《未公开》** | 同特征M。 | 该具体数值未被公开。 |
| **技术特征T**：其中所述栅极宽度余裕至少为四(4)纳米(nm)<br>**《未公开》** | 同特征O。 | 该具体数值范围未被公开。 |
| **技术特征U**：以及其中所述有源栅极宽度为十八(18)nm。<br>**《未公开》** | 同特征L。 | 该具体数值未被公开。 |
| **技术特征V**：被集成到集成电路(IC)中。<br>**《直接公开》** | 对比文件整体描述的就是半导体存储器器件（semiconductor memory device）的制造，这本身就是集成电路的一种。例如，[0051]段提到“operation characteristics of semiconductor memory devices can be enhanced.” | 本领域技术人员阅读对比文件后，能够毫无疑义地得出所描述的半导体器件是构成集成电路的一部分。因此，该特征被直接公开。 |
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