**对比文件名称**：发明申请_US20150115373A1 STRUCTURE AND METHOD FOR PROVIDING LINE END EXTENSIONS FOR FIN-TYPE ACTIVE REGIONS
**目标专利名称**：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
**模型名称**：专利创造性评估代理师
以下是根据您的要求创建的特征比对表格及分析：
## 特征比对表格 ##
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：衬底，包括具有顶表面的本体 <br> **《直接公开》** | [0017] “The semiconductor structure 50 includes a semiconductor substrate 52.” 以及附图1-3等均示出了衬底。 | 对比文件明确公开了半导体结构包括半导体衬底52（例如硅衬底），衬底必然具有本体和顶表面。这属于半导体器件的基本组成部分，被直接公开。 |
| **技术特征B**：FET器件，包括：源极，设置在所述衬底中 <br> **《直接公开》** | [0031] “The semiconductor structure 50 further includes source and drain features 74 formed in the active regions 54 (e.g., 54a and 54b)... The source and drain features 74 are formed by various steps of ion implantation.” | 对比文件明确公开了在衬底的有源区54中形成源极/漏极特征74，并通过离子注入形成。源极作为FET器件的必要组成部分，被直接公开。 |
| **技术特征C**：漏极，设置在所述衬底中 <br> **《直接公开》** | [0031] “The semiconductor structure 50 further includes source and drain features 74 formed in the active regions 54 (e.g., 54a and 54b)... The source and drain features 74 are formed by various steps of ion implantation.” | 同上，对比文件明确公开了在衬底的有源区54中形成源极/漏极特征74。漏极作为FET器件的必要组成部分，被直接公开。 |
| **技术特征D**：以及有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间 <br> **《直接公开》** | [0020] “Various gate stacks are formed on the fin-like active regions 54. The gate stacks include one or more functional gate stacks for field effect transistors... the semiconductor structure 50 includes a first gate stack 56 disposed on the first plurality of fin-like active regions 54a and a second gate stack 58 disposed on the second plurality of fin-like active regions 54b. The first gate stack 56 and the second gate stack 58 are configured to form respective field effect transistors...” <br> [0032] “Each main gate stack 62 includes a gate dielectric feature 62a and a gate electrode 62b...” | 对比文件公开了在鳍式有源区54上形成功能栅极堆叠（56, 58），用于构成FET晶体管。这些功能栅极堆叠必然具有宽度（例如，附图2、8中所示的宽度），并且其位置处于源极和漏极特征74之间（参见图3，栅极56/58位于外延特征72a/72b与72b/72c之间，而外延特征72与源/漏特征74相关联）。因此，具有宽度的有源栅极（功能栅极）被直接公开。 |
| **技术特征E**：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度 <br> **《隐含公开》** | [0018] “Various isolation features, such as shallow trench isolation (STI) features, are formed on the semiconductor substrate 52...” <br> [0020] “...a dummy gate stack 60 disposed on the STI feature...” <br> [0027] “...the epi features are extended to the dummy gate stack 60 but are spaced away from the isolation feature 68, due the offset of the dummy gate 60 to the isolation feature 68.” <br> [0029] “During the etching process to form the recesses, the recesses is offset from the isolation feature 68 by the dummy gate 60 such that the sidewalls of the isolation feature 68 are exposed, resulting in the recesses with surfaces of only semiconductor material...” | 1. **隔离结构与扩散中断**：对比文件明确公开了隔离结构，即浅沟槽隔离（STI）特征68（参见[0018], [0020], [0027]），其作用是将有源区（如54a和54b）隔开。这相当于目标专利中的“扩散中断”（如SDB）。<br>2. **邻近源极或漏极设置**：附图3和描述显示，STI特征68位于两个FET器件（例如，分别由栅极56和58形成）之间，并且伪栅极60设置于其上。源极/漏极特征74形成在有源区54中，位于功能栅极56/58的两侧。因此，STI特征68必然邻近其中一个FET器件的源极或漏极（例如，图3中，STI特征68邻近栅极56右侧的漏极和栅极58左侧的源极）。<br>3. **深度差异**：对比文件强调了由于伪栅极60的偏移设计，在形成外延特征72的凹槽时，凹槽不会暴露STI特征68的侧壁，从而避免了“水龙头缺陷”（[0029]-[0030]）。这隐含了靠近STI特征68的外延生长环境与远离STI特征68的一侧不同。本领域技术人员公知，邻近隔离结构（STI）的半导体材料在蚀刻和外延生长过程中可能受到应力或几何限制的影响，可能导致外延区域形状不均匀（如目标专利图2中漏极外延区域222顶面不平坦）。这种不均匀生长进而会影响后续离子注入的深度，导致邻近STI的源极/漏极注入深度与另一侧不同。虽然对比文件未明确测量并记载深度差异，但根据其揭示的临近STI生长易产生缺陷的问题，以及目标专利说明书中对类似现象（图1，背景技术）的描述，本领域技术人员能够合理推断，在对比文件公开的结构中，为了优化性能而解决“水龙头缺陷”时，有可能导致邻近STI的源极/漏极深度与另一侧不相等。因此，该技术特征被隐含公开。 |
| **技术特征F**：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。 <br> **《未公开》** | [0020] “...a dummy gate stack 60 disposed on the STI feature...” <br> [0035] “The dummy gate 60 of FIG. 8 is illustrative of the embodiment discussed above providing for a width of the dummy gate 60 in the horizontal direction to be different, as illustrated greater, than the widths for active gate structures 56 and 58. In other embodiments of the device 80, the widths of the gate structures 56, 58 and/or 60 are the same, within fabrication tolerances.” <br> [0038] “The dummy gate stack 60 has a different width X2 than that of functional gate stack, such as the functional gate stack 56 or 58. In other embodiments, the widths are substantially similar, within manufacturing process tolerances.” | 对比文件明确公开了在隔离结构（STI特征68）上方形成伪栅极60（[0020]），且伪栅极邻近功能栅极（有源栅极）56/58设置（参见附图1、3）。对比文件也提及了伪栅极宽度可能与功能栅极宽度不同（[0035], [0038]）。<br>**然而，目标专利技术特征F的核心在于“伪栅极宽度比有源栅极宽度小栅极宽度余裕”，这是一种特定的非对称宽度关系，且“栅极宽度余裕”是一个具有技术意义的差值。**<br>对比文件[0035]明确记载了伪栅极宽度可以图示为**大于**功能栅极宽度（“as illustrated greater”），并且也说明在其他实施例中宽度可以基本相同。对比文件[0038]再次说明宽度可以不同或基本相同。**对比文件在任何地方均未教导或提示伪栅极宽度应“小于”有源栅极宽度，更没有提及“栅极宽度余裕”这一概念。** 目标专利中这种“伪窄有源宽”的非对称布局是为了特定目的：增大有源栅极宽度以增强沟道控制（抵消因漏极外延生长不均导致的沟道下移），同时减小伪栅极宽度以在保持单元节距的前提下增加其与漏极接触件的距离（减小漏电流）。对比文件中伪栅极的主要作用是通过覆盖有源区末端来防止外延生长缺陷，其宽度设计（可能更宽）是为了确保足够的覆盖（重叠尺寸ZA/ZB）。两者解决的问题、采用的技术手段及产生的效果均不相同。因此，本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出“伪栅极宽度小于有源栅极宽度”这一特定技术方案。该技术特征未被公开。 |
| **技术特征G**：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方 <br> **《未公开》** | 对比文件全文未提及“源极接触件”（source contact）或类似结构。 | 对比文件描述了源极/漏极特征74的形成，但未涉及与这些特征电连接的接触件（如金属接触插塞）的具体位置和布局。目标专利中的源极接触件248是用于电学访问的具体结构。该特征未被公开。 |
| **技术特征H**：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。 <br> **《未公开》** | 对比文件全文未提及“漏极接触件”（drain contact）或类似结构，更未描述接触件位于有源栅极与伪栅极之间，且与两者距离存在特定差值关系。 | 该技术特征涉及接触件的精确布局及其与栅极间距的数学关系（隔离余裕为栅极宽度余裕的一半）。这取决于目标专利特定的非对称栅极宽度布局设计。如前述，对比文件既未公开具体的接触件结构，也未公开“伪栅极宽度小于有源栅极宽度”这一前提，因此完全无法推导出此具体的间距关系。该特征未被公开。 |
| **技术特征I**：其中有源栅极宽度为十五(15)纳米(nm) <br> **《未公开》** | 对比文件未记载任何有源栅极（功能栅极）的具体宽度数值。 | 具体尺寸数值属于优选实施例的限定。对比文件未公开任何具体的栅极宽度数值。该特征未被公开。 |
| **技术特征J**：其中伪栅极宽度为十三(13)nm <br> **《未公开》** | 对比文件未记载任何伪栅极的具体宽度数值。 | 具体尺寸数值属于优选实施例的限定。对比文件未公开任何具体的栅极宽度数值。该特征未被公开。 |
| **技术特征K**：以及其中隔离余裕为一(1)nm。 <br> **《未公开》** | 对比文件未提及“隔离余裕”概念，也未公开相关尺寸。 | 该特征依赖于技术特征H和特定的宽度关系，对比文件均未公开。该特征未被公开。 |
| **技术特征L**：其中有源栅极宽度为十八(18)纳米(nm) <br> **《未公开》** | 对比文件未记载任何有源栅极（功能栅极）的具体宽度数值。 | 具体尺寸数值属于优选实施例的限定。对比文件未公开任何具体的栅极宽度数值。该特征未被公开。 |
| **技术特征M**：其中伪栅极宽度为十四(14)nm <br> **《未公开》** | 对比文件未记载任何伪栅极的具体宽度数值。 | 具体尺寸数值属于优选实施例的限定。对比文件未公开任何具体的栅极宽度数值。该特征未被公开。 |
| **技术特征N**：以及其中隔离余裕为两(2)nm。 <br> **《未公开》** | 对比文件未提及“隔离余裕”概念，也未公开相关尺寸。 | 该特征依赖于技术特征H和特定的宽度关系，对比文件均未公开。该特征未被公开。 |
| **技术特征O**：其中栅极宽度余裕为至少两(2)纳米(nm)。 <br> **《未公开》** | 对比文件未定义“栅极宽度余裕”，也未给出有源栅极与伪栅极宽度的具体差值范围。 | 该特征是对“伪栅极宽度小于有源栅极宽度”这一关系的进一步量化限定。由于对比文件未公开“小于”的关系，更无法公开其具体的差值范围。该特征未被公开。 |
| **技术特征P**：其中有源栅极宽度为十五(15)nm <br> **《未公开》** | 对比文件未记载任何有源栅极（功能栅极）的具体宽度数值。 | 同技术特征I。该特征未被公开。 |
| **技术特征Q**：以及其中伪栅极宽度为十三(13)nm。 <br> **《未公开》** | 对比文件未记载任何伪栅极的具体宽度数值。 | 同技术特征J。该特征未被公开。 |
| **技术特征R**：其中有源栅极宽度为十七(17)nm <br> **《未公开》** | 对比文件未记载任何有源栅极（功能栅极）的具体宽度数值。 | 具体尺寸数值属于优选实施例的限定。对比文件未公开任何具体的栅极宽度数值。该特征未被公开。 |
| **技术特征S**：以及其中伪栅极宽度为十四(14)nm。 <br> **《未公开》** | 对比文件未记载任何伪栅极的具体宽度数值。 | 同技术特征M。该特征未被公开。 |
| **技术特征T**：其中栅极宽度余裕至少为四(4)纳米(nm) <br> **《未公开》** | 对比文件未定义“栅极宽度余裕”，也未给出有源栅极与伪栅极宽度的具体差值范围。 | 同技术特征O。该特征未被公开。 |
| **技术特征U**：以及其中有源栅极宽度为十八(18)nm。 <br> **《未公开》** | 对比文件未记载任何有源栅极（功能栅极）的具体宽度数值。 | 同技术特征L。该特征未被公开。 |
| **技术特征V**：被集成到集成电路(IC)中。 <br> **《直接公开》** | [0017] “In one embodiment, the semiconductor structure 50 is a portion of a semiconductor wafer, or particularly a portion of a semiconductor dice (or a chip).” 以及全文描述的晶体管结构是IC的基本构成单元。 | 对比文件明确说明所述半导体结构50是半导体芯片的一部分，其描述的FinFET等器件本身就是用于构建集成电路的。因此，被集成到IC中是直接公开的。 |
## 公开性判断总结 ##
根据上述比对分析：
- **直接公开**的技术特征有：A, B, C, D, V。
- **隐含公开**的技术特征有：E。
- **未公开**的技术特征有：F, G, H, I, J, K, L, M, N, O, P, Q, R, S, T, U。
目标专利的核心发明点在于“伪栅极宽度小于有源栅极宽度”的非对称布局（特征F）及其带来的特定技术效果（如增强栅极控制、减小漏电流、保持节距等），以及由此衍生出的具体尺寸关系和接触件布局（特征G-V）。对比文件US20150115373A1虽然公开了包含衬底、FET、隔离结构和伪栅极的基本器件结构，但其伪栅极的作用和设计原则（防止外延缺陷）与目标专利不同，并未公开“伪窄有源宽”的非对称关系，更未公开任何具体的宽度数值、接触件位置及由此计算的间距关系。因此，对比文件未公开目标专利权利要求中具有创造性的核心特征。
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