对比文件名称：发明申请_US20160181276A1 MULTI-ORIENTATION SOI SUBSTRATES FOR CO-INTEGRATION OF DIFFERENT CONDUCTIVITY TYPE SEMICONDUCTOR DEVICES
目标专利名称：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
模型名称：DeepSeek
根据对目标专利说明书和对比文件的分析，现创建特征比对表格如下：
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：包括：衬底，包括具有顶表面的本体**<br>**《直接公开》** | [0024] FIG. 1 depicts one embodiment of a substrate structure 100 that includes a base substrate 5 ...<br>[0025] The base substrate 5 may comprise at least one of Si, Ge, SiGe alloys... | 对比文件明确公开了包括基板衬底（base substrate 5）的衬底结构（substrate structure 100）。基板衬底作为半导体器件的基础，必然具有本体和上表面。因此，本领域技术人员能够毫无疑义地得出对比文件公开了“包括具有顶表面的本体的衬底”。特征A被直接公开。 |
| **技术特征B：FET器件，包括：源极，设置在所述衬底中**<br>**《隐含公开》** | [0036] ...each semiconductor device 50a, 50b includes ... a source region 35 ... that are formed within the first and/or second semiconductor layer 15, 20.<br>[0021] A “field effect transistor (FET)” ... has three terminals, i.e., gate structure, source region and drain region. | 对比文件明确公开了半导体器件（包括FET）具有源极区域（source region 35），并且该源极区域形成在半导体层（15, 20）内。半导体层（15, 20）是衬底结构（100）的一部分，因此本领域技术人员能够合理推断源极是设置在衬底中的。特征B被隐含公开。 |
| **技术特征C：漏极，设置在所述衬底中**<br>**《隐含公开》** | [0036] ...each semiconductor device 50a, 50b includes ... a drain region 40 ... that are formed within the first and/or second semiconductor layer 15, 20.<br>[0021] A “field effect transistor (FET)” ... has three terminals, i.e., gate structure, source region and drain region. | 对比文件明确公开了半导体器件（包括FET）具有漏极区域（drain region 40），并且该漏极区域形成在半导体层（15, 20）内。半导体层（15, 20）是衬底结构（100）的一部分，因此本领域技术人员能够合理推断漏极是设置在衬底中的。特征C被隐含公开。 |
| **技术特征D：以及有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间**<br>**《直接公开》** | [0036] ...each semiconductor device 50a, 50b includes a gate structure 30 that is formed on the upper surface of the first and/or second semiconductor layer 15, 20, and a source region 35 and a drain region 40 that are formed within the first and/or second semiconductor layer 15, 20.<br>[0021] ...The channel is the region underlying the gate structure and between the source and drain region of a semiconductor device... | 对比文件明确公开了栅极结构（gate structure 30）形成在半导体层上，源极和漏极区域形成在栅极结构两侧的半导体层内。栅极结构用于控制源漏之间的沟道区域。因此，栅极结构必然位于源极与漏极之间。任何栅极结构都具有物理宽度，即“有源栅极宽度”。本领域技术人员能够毫无疑义地得出对比文件公开了“具有有源栅极宽度并且形成在源极与漏极之间的有源栅极”。特征D被直接公开。 |
| **技术特征E：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度**<br>**《未公开》** | [0030] ...the first and second semiconductor layers 15, 20 may be separated from one another by an insolation region 25, such as a shallow trench isolation (STI) region. | 对比文件提到了隔离区域（insolation region 25），例如浅沟槽隔离（STI），用于分隔不同的半导体层区域。然而，目标专利的“扩散中断”（如SDB）是特定类型的隔离结构，其关键作用在于其邻近源极或漏极设置，并导致邻近的源极/漏极因外延生长面失配而形成更深的注入深度，这是目标专利要解决的核心问题之一。对比文件既未公开“扩散中断”这一具体结构，也未公开其导致源极/漏极深度存在差异的技术特征及其作用。因此，特征E既未被直接公开，也未被隐含公开。 |
| **技术特征F：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。**<br>**《未公开》** | 无相应内容。 | 对比文件全文未提及“伪栅极”（dummy gate）这一概念。目标专利的“伪栅极”是隔离结构的一部分，覆盖在扩散中断上方，其宽度小于有源栅极宽度以形成非对称布局，这是目标专利的核心发明点，用于增加栅极控制、保持节距并减少漏电流。对比文件完全没有涉及这一技术特征。因此，特征F既未被直接公开，也未被隐含公开。 |
| **技术特征G：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方**<br>**《未公开》** | 无相应内容。 | 对比文件描述了源极区域（source region），但未提及或图示用于电性连接源极区域的“源极接触件”（source contact）。目标专利中的源极接触件是器件互连的重要组成部分。对比文件未公开此特征。 |
| **技术特征H：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。**<br>**《未公开》** | 无相应内容。 | 对比文件未提及“漏极接触件”，更未涉及接触件在有源栅极与伪栅极之间的特定位置设置，以及两个距离之间的差值（隔离余裕）与栅极宽度余裕的精确数学关系（一半）。该特征高度具体，且依赖于特征F（伪栅极）的存在。由于特征F未公开，且对比文件无任何相关描述，特征H既未被直接公开，也未被隐含公开。 |
| **技术特征I：其中所述有源栅极宽度为十五(15)纳米(nm)**<br>**《未公开》** | 无相应内容。 | 对比文件未提供任何具体的有源栅极宽度数值。 |
| **技术特征J：其中所述伪栅极宽度为十三(13)nm**<br>**《未公开》** | 无相应内容。 | 对比文件未提及伪栅极，更无其宽度数值。 |
| **技术特征K：以及其中所述隔离余裕为一(1)nm。**<br>**《未公开》** | 无相应内容。 | 对比文件未涉及隔离余裕的概念或具体数值。 |
| **技术特征L：其中所述有源栅极宽度为十八(18)纳米(nm)**<br>**《未公开》** | 无相应内容。 | 对比文件未提供任何具体的有源栅极宽度数值。 |
| **技术特征M：其中所述伪栅极宽度为十四(14)nm**<br>**《未公开》** | 无相应内容。 | 对比文件未提及伪栅极，更无其宽度数值。 |
| **技术特征N：以及其中所述隔离余裕为两(2)nm。**<br>**《未公开》** | 无相应内容。 | 对比文件未涉及隔离余裕的概念或具体数值。 |
| **技术特征O：其中所述栅极宽度余裕为至少两(2)纳米(nm)。**<br>**《未公开》** | 无相应内容。 | 对比文件未提及有源栅极与伪栅极之间的宽度差（栅极宽度余裕）这一概念。 |
| **技术特征P：其中所述有源栅极宽度为十五(15)nm**<br>**《未公开》** | 无相应内容。 | 同特征I。 |
| **技术特征Q：以及其中所述伪栅极宽度为十三(13)nm。**<br>**《未公开》** | 无相应内容。 | 同特征J。 |
| **技术特征R：其中所述有源栅极宽度为十七(17)nm**<br>**《未公开》** | 无相应内容。 | 对比文件未提供任何具体的有源栅极宽度数值。 |
| **技术特征S：以及其中所述伪栅极宽度为十四(14)nm。**<br>**《未公开》** | 无相应内容。 | 同特征M。 |
| **技术特征T：其中所述栅极宽度余裕至少为四(4)纳米(nm)**<br>**《未公开》** | 无相应内容。 | 同特征O。 |
| **技术特征U：以及其中所述有源栅极宽度为十八(18)nm。**<br>**《未公开》** | 无相应内容。 | 同特征L。 |
| **技术特征V：被集成到集成电路(IC)中。**<br>**《直接公开》** | [0070] Methods as described herein may be used in the fabrication of integrated circuit chips. The resulting integrated circuit chips can be distributed... | 对比文件明确说明其所述方法可用于制造集成电路芯片，并且最终产品是集成电路芯片。因此，本领域技术人员能够毫无疑义地得出对比文件公开的半导体器件是被集成到IC中的。特征V被直接公开。 |
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