**对比文件名称**：发明授权_US08846491B1 Forming a diffusion break during a RMG process
**目标专利名称**：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
**本次调用的模型名称**：GPT-4
## 特征比对表格 ##
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A《直接公开》** | [0033] "Device 100 comprises a substrate 102..." <br> [0039] "device 200 comprises a substrate 202..." | 对比文件明确公开了半导体器件包括衬底（substrate），例如图3中的器件100包括衬底102，图9中的器件200包括衬底202。衬底必然具有顶表面，这是本领域技术人员的公知常识。因此，该技术特征被对比文件直接公开。 |
| **技术特征B《直接公开》** | [0003] "Device 10 further comprises an epitaxial source 18 and drain 20 formed within a substrate 22..." <br> [0033] "Device 100 comprises a substrate 102 and an epitaxial (epi) junction area 104 over substrate 102..." | 对比文件明确描述了器件包括设置在衬底中的外延源极（epitaxial source）或外延结区（epitaxial junction area），例如图1中的源极18，以及图3中的外延结区104。该外延区域即为FET器件的源极所在区域。因此，“源极，设置在所述衬底中”这一特征被直接公开。 |
| **技术特征C《直接公开》** | [0003] "Device 10 further comprises an epitaxial source 18 and drain 20 formed within a substrate 22..." <br> [0033] "Device 100 comprises a substrate 102 and an epitaxial (epi) junction area 104 over substrate 102..." | 对比文件明确描述了器件包括设置在衬底中的外延漏极（drain）或外延结区（epitaxial junction area），例如图1中的漏极20，以及图3中的外延结区104（通常包括源区和漏区）。该外延区域即为FET器件的漏极所在区域。因此，“漏极，设置在所述衬底中”这一特征被直接公开。 |
| **技术特征D《直接公开》** | [0033] "RMG structures 110 are formed over a set of fins (not shown in this cross-section) patterned from substrate 102." <br> [0039] "RMG structures 210 are formed over a set of fins (e.g., gate electrode 208) patterned from substrate 202." | 对比文件公开了替代金属栅（RMG）结构110、210，这些结构形成在从衬底图案化的鳍片上方，用于控制晶体管的沟道。在FET器件中，这种栅极结构即为有源栅极。虽然对比文件未明确使用“有源栅极”一词，但本领域技术人员能够毫无疑义地确定，这些RMG结构就是起到控制源漏之间沟道作用的有源栅极。该栅极必然具有宽度（有源栅极宽度）并位于源极和漏极之间。因此，该特征被直接公开。 |
| **技术特征E《未公开》** | [0003] "...a dummy gate 12 covering an isolation trench 14 between a pair of neighboring FinFETs 16A-B to enable a single diffusion break therein." <br> [0004] "...the epitaxy (epi) of source 18 and drain 20 grows non-ideally, which results in asymmetric growth without ideal facets." <br> [0033] "...epi junction area 104 is between each of a set of RMG structures 110..." <br> [0036] "SiN is deposited over device 100 and within opening 116 to form a diffusion break 120." | 对比文件公开了隔离结构，其包括覆盖隔离沟槽（isolation trench 14）的伪栅极（dummy gate 12），或由氮化硅（SiN）填充开口形成的扩散中断（diffusion break 120）。该扩散中断位于一对相邻的FinFET（即FET器件）之间，用于器件隔离。因此，对比文件公开了“扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中”。<br><br>**然而**，对比文件**完全没有公开或暗示**“其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度”这一关键限定。目标专利说明书（如[0031]-[0032]段）详细解释了由于扩散中断（SDB）附近的外延生长非理想（面失配），导致邻近扩散中断的漏极外延区域顶面更低，进而使该处注入形成的漏极深度更深。对比文件虽然提及了外延生长非理想（[0004]段），但并未将此现象与源极和漏极的**深度差异**相关联，更没有教导或暗示邻近扩散中断的电极深度更大的技术特征。该特征在目标专利中用于解决因深度差异导致的栅极控制减弱问题。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征F《未公开》** | [0003] "...a dummy gate 12 covering an isolation trench 14 between a pair of neighboring FinFETs 16A-B..." <br> [0039] "RMG structures 210 are formed over a set of fins..." | 对比文件公开了伪栅极（dummy gate 12）覆盖在隔离沟槽（扩散中断）上方。因此，公开了“伪栅极，...形成在所述扩散中断上方”。<br><br>**然而**，对比文件**完全没有公开或暗示**以下核心限定：1) 伪栅极具有“伪栅极宽度”；2) 该“伪栅极宽度”比有源栅极的“有源栅极宽度”小一个“栅极宽度余裕”。目标专利的核心发明点在于“非对称有源栅极/伪栅极宽度布局”，即有源栅极宽度大于伪栅极宽度，以增强栅极控制同时保持单元节距。对比文件图1显示伪栅极12覆盖隔离沟槽14，但未给出其宽度与有源栅极宽度的任何比较关系。本领域技术人员阅读对比文件后，无法推理出伪栅极宽度应设计为小于有源栅极宽度。因此，该技术特征既未被直接公开，也未被隐含公开。 |
| **技术特征G《未公开》** | 无对应内容。 | 对比文件未提及或示出“源极接触件”。图1-2、8、17等附图均未显示源极接触件结构。因此，该技术特征未被公开。 |
| **技术特征H《未公开》** | 无对应内容。 | 该特征依赖于技术特征E、F、G以及特定的距离关系（第一距离、第二距离、隔离余裕为栅极宽度余裕的一半）。由于技术特征E、F、G均未被公开，且对比文件未公开任何关于源极接触件、漏极接触件及其与有源栅极、伪栅极之间距离关系的教导，因此该技术特征未被公开。 |
| **技术特征I《未公开》** | 无对应内容。 | 该特征是对有源栅极宽度的具体数值限定（15 nm）。对比文件未公开任何具体的有源栅极宽度数值。因此，该技术特征未被公开。 |
| **技术特征J《未公开》** | 无对应内容。 | 该特征是对伪栅极宽度的具体数值限定（13 nm）。对比文件未公开任何具体的伪栅极宽度数值。因此，该技术特征未被公开。 |
| **技术特征K《未公开》** | 无对应内容。 | 该特征是对隔离余裕的具体数值限定（1 nm）。该特征依赖于技术特征H，而技术特征H未被公开。因此，该技术特征未被公开。 |
| **技术特征L《未公开》** | 无对应内容。 | 该特征是对有源栅极宽度的另一具体数值限定（18 nm）。对比文件未公开任何具体的有源栅极宽度数值。因此，该技术特征未被公开。 |
| **技术特征M《未公开》** | 无对应内容。 | 该特征是对伪栅极宽度的另一具体数值限定（14 nm）。对比文件未公开任何具体的伪栅极宽度数值。因此，该技术特征未被公开。 |
| **技术特征N《未公开》** | 无对应内容。 | 该特征是对隔离余裕的另一具体数值限定（2 nm）。该特征依赖于技术特征H，而技术特征H未被公开。因此，该技术特征未被公开。 |
| **技术特征O《未公开》** | 无对应内容。 | 该特征是对栅极宽度余裕的下限限定（至少2 nm）。该特征依赖于技术特征F，而技术特征F（伪栅极宽度小于有源栅极宽度）未被公开。因此，该技术特征未被公开。 |
| **技术特征P《未公开》** | 无对应内容。 | 该组合特征（有源栅极宽度15 nm，伪栅极宽度13 nm）依赖于技术特征F及具体数值，均未被公开。因此，该技术特征未被公开。 |
| **技术特征Q《未公开》** | 无对应内容。 | 该组合特征（有源栅极宽度17 nm，伪栅极宽度14 nm）依赖于技术特征F及具体数值，均未被公开。因此，该技术特征未被公开。 |
| **技术特征T《未公开》** | 无对应内容。 | 该特征是对栅极宽度余裕的另一下限限定（至少4 nm）。该特征依赖于技术特征F，而技术特征F未被公开。因此，该技术特征未被公开。 |
| **技术特征U《未公开》** | 无对应内容。 | 该特征（有源栅极宽度18 nm）是对技术特征T的进一步限定。由于技术特征T未被公开，且具体数值未被公开，因此该技术特征未被公开。 |
| **技术特征V《直接公开》** | [0002] "A typical integrated circuit (IC) chip includes a stack of several levels..." <br> 全文背景及实施例均描述半导体器件的制造。 | 对比文件开篇即提及“典型的集成电路（IC）芯片”，并且全文描述的半导体器件及制造方法，其最终应用场景即是集成到集成电路中。本领域技术人员能够毫无疑义地理解，对比文件所公开的包含FET器件、扩散中断等结构的半导体器件，其目的和必然结果就是被集成到集成电路（IC）中。因此，该技术特征被直接公开。 |
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