**对比文件名称**：发明授权_US09209182B2 Dummy metal gate structures to reduce dishing during chemical-mechanical polishing
**目标专利名称**：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
**本次调用模型名称**：DeepSeek最新版本模型
## 特征比对表格 ##
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：包括：衬底，包括具有顶表面的本体《直接公开》** | [0017] “...a semiconductor device 200 having a substrate 202...” <br> [0017] “The substrate 202 may be a silicon substrate. Alternatively, the substrate 202 may comprise another elementary semiconductor, such as germanium; a compound semiconductor...” | 对比文件明确公开了半导体器件200包括衬底202，并对衬底的材料进行了详细描述。本领域技术人员能够毫无疑义地理解，衬底作为器件的基础支撑结构，必然具有一个顶表面，用于在其上形成各种器件结构。因此，该技术特征被对比文件直接公开。 |
| **B：FET器件，包括：源极，设置在所述衬底中《直接公开》** | [0023] “During the formation of the gate structures 250, source and drain regions are also formed. The source/drain regions may include the introduction of suitable dopant types...The source/drain regions may include halo (or pocket) and/or low-dose drain (LDD) implantation, source/drain implantation...epitaxially grown regions...” | 对比文件详细描述了在形成栅极结构250的过程中，同时形成源极和漏极区域。这些区域通过注入、外延生长等工艺形成在衬底中。源极是FET器件的基本组成部分，对比文件公开了其存在和形成过程，因此该技术特征被直接公开。 |
| **C：漏极，设置在所述衬底中《直接公开》** | [0023] “During the formation of the gate structures 250, source and drain regions are also formed...” | 同技术特征B，对比文件在描述源/漏区域形成时，必然包括漏极。漏极作为FET器件与源极对应的另一个电极，同样形成在衬底中。因此，该技术特征被对比文件直接公开。 |
| **D：以及有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间《直接公开》** | [0016] “...a plurality of gate structures is formed on a semiconductor substrate.” <br> [0039] FIG. 4A shows...“Part of the gate stacks 204 and dummy metal stacks 204D are formed over diffusion regions (or source and drain regions) 260.” <br> [0036] “The channel widths of FETs are roughly the same as the widths of gate stacks.” | 对比文件公开了在衬底上形成多个栅极结构（gate structures），这些栅极结构包括用于功能器件（如模拟器件）的栅极堆叠（gate stacks 204）。图4A及其说明明确指出栅极堆叠204形成在扩散区（即源极和漏极区域）260之上，这意味着栅极位于源极和漏极之间。同时，[0036]段说明沟道宽度大致等于栅极堆叠的宽度，这隐含了栅极具有宽度（即有源栅极宽度）。因此，对比文件直接公开了具有宽度的栅极形成在源极和漏极之间的技术特征。 |
| **E：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度《未公开》** | 对比文件全文未提及“扩散中断（diffusion break）”、“单扩散中断（SDB）”或任何具有类似功能与结构的隔离特征。也未提及源极或漏极的深度差异与其邻近任何特定隔离结构有关。 | 目标专利中的“隔离结构”特指包含“扩散中断”（如SDB）和覆盖其上的伪栅极的结构，其核心作用之一是与邻近的源极/漏极外延区域相互作用，导致该外延区域生长不均匀，进而造成深度差异。对比文件完全没有涉及此类隔离结构或由其引起的源/漏深度差异。对比文件中的伪栅极结构是为了解决CMP凹陷问题而插入在功能性栅极之间的独立结构，并非覆盖在某种“扩散中断”之上以提供器件间隔离。因此，该技术特征既未被直接公开，也无法从对比文件内容中合理推断得出。 |
| **F：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕《未公开》** | [0039] “A dummy gate stack 204D is inserted between two gate stacks 204...Each dummy gate stack 204D has a width WPA and a length LPD. WPA is larger than WPD.” <br> [0050] “One of the dummy gate structures has a second width smaller than the first width.” | 对比文件确实公开了伪栅极结构（dummy gate stack 204D）插入在功能性栅极结构（gate stack 204）之间，并且伪栅极的宽度（WPD）小于功能性栅极的宽度（WPA），即存在宽度差。**然而**，目标专利技术特征F明确限定伪栅极是“形成在所述扩散中断上方”。如特征E所述，对比文件根本不存在“扩散中断”这一结构元件。因此，尽管宽度关系被公开，但伪栅极所基于的底层结构（扩散中断）及其与该结构的位置关系（在上方）这一关键限定未被公开。技术特征应作为一个整体看待，该整体特征未被对比文件公开。 |
| **G：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方《隐含公开》** | [0024] “The exposed surfaces of source/drain regions formed as discussed above are silicided to form silicide regions 232...” <br> [0025] “...a contact etch stop layer (CESL) and/or intermediate dielectric layer are formed on the plurality of gate structures.” | 对比文件公开了在源/漏区域上形成硅化物区域232，并随后形成接触蚀刻停止层和层间介质层。虽然在附图2A-2F及后续描述中未明确画出或描述最终的源极接触件，但在半导体制造领域，在硅化物区域上形成金属接触件以进行电连接是公知的必要步骤。本领域技术人员阅读对比文件后，能够毫无困难地推断出必然存在与源极区域电连接的接触件，且该接触件通常会设置在源极区域上方并邻近栅极以实现器件功能。因此，该技术特征被对比文件隐含公开。 |
| **H：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半《未公开》** | 对比文件全文未提及“漏极接触件”，也未描述任何接触件设置在两个栅极（一真一伪）之间，更未涉及接触件与两个栅极之间距离的特定数学关系（隔离余裕为栅极宽度余裕的一半）。 | 该技术特征限定了接触件（对应于邻近扩散中断的电极的接触件）的非常具体和精确的布局位置及几何关系。这是目标专利为了优化性能（如减小通过伪栅极的漏电流）而设计的特定方案。对比文件完全没有公开或暗示任何接触件的具体布局，尤其是这种基于非对称栅极宽度布局衍生出的精确距离关系。因此，该技术特征既未被直接公开，也无法从对比文件内容中合理推断得出。 |
| **I：其中所述有源栅极宽度为十五(15)纳米(nm)《未公开》** | [0039] “In some embodiments, WPA is in a range from about 100 nm to about 1000 nm.” | 对比文件公开的用于模拟器件的栅极宽度（WPA）范围在约100nm至1000nm之间，这与目标专利中针对按比例缩小的数字/逻辑器件所限定的15nm具体数值在数量级上完全不同。本领域技术人员无法从对比文件公开的宽范围数值中毫无疑义地得出或合理推断出15nm这一具体值。 |
| **J：其中所述伪栅极宽度为十三(13)nm《未公开》** | [0039] “In some embodiments, WPD is in a range from about 10 nm to about 100 nm.” | 对比文件公开的伪栅极宽度（WPD）范围在约10nm至100nm之间。虽然13nm落在此范围内，但目标专利要求保护的是**具体的13nm**，而非一个范围。对比文件并未直接或隐含地公开13nm这一具体数值，也未教导选择该具体值的任何动机。公开一个范围不能视为公开了该范围内的每一个具体点。 |
| **K：以及其中所述隔离余裕为一(1)nm《未公开》** | 对比文件未公开任何“隔离余裕”的概念或具体数值。 | 如特征H所述，对比文件未公开接触件与两个栅极之间的特定距离关系，因此更不可能公开“隔离余裕为1nm”这一具体数值。 |
| **L：其中所述有源栅极宽度为十八(18)纳米(nm)《未公开》** | [0039] “In some embodiments, WPA is in a range from about 100 nm to about 1000 nm.” | 同特征I，18nm与对比文件公开的100-1000nm范围在数量级上不符，未被公开。 |
| **M：其中所述伪栅极宽度为十四(14)nm《未公开》** | [0039] “In some embodiments, WPD is in a range from about 10 nm to about 100 nm.” | 同特征J，14nm虽在范围内，但作为具体数值未被公开。 |
| **N：以及其中所述隔离余裕为两(2)nm《未公开》** | 对比文件未公开任何“隔离余裕”的概念或具体数值。 | 同特征K，未被公开。 |
| **O：其中所述栅极宽度余裕为至少两(2)纳米(nm)《未公开》** | [0039] 提到了WPA > WPD，但未量化其差值（栅极宽度余裕）的具体数值或下限。 | 对比文件仅定性地指出伪栅极宽度小于功能性栅极宽度，但并未给出两者差值（即栅极宽度余裕）的具体数值或“至少2nm”这样的下限。本领域技术人员无法从“WPA > WPD”这一宽泛陈述中毫无疑义地得出“至少2nm”的定量限定。 |
| **P：其中所述有源栅极宽度为十五(15)nm《未公开》** | 同特征I。 | 同特征I，未被公开。 |
| **Q：以及其中所述伪栅极宽度为十三(13)nm《未公开》** | 同特征J。 | 同特征J，未被公开。 |
| **R：其中所述有源栅极宽度为十七(17)nm《未公开》** | [0039] “In some embodiments, WPA is in a range from about 100 nm to about 1000 nm.” | 同特征I，17nm与对比文件公开的范围在数量级上不符，未被公开。 |
| **S：以及其中所述伪栅极宽度为十四(14)nm《未公开》** | 同特征M。 | 同特征M，未被公开。 |
| **T：其中所述栅极宽度余裕至少为四(4)纳米(nm)《未公开》** | 同特征O。 | 同特征O，对比文件未公开栅极宽度余裕的定量值，因此“至少4nm”未被公开。 |
| **U：以及其中所述有源栅极宽度为十八(18)nm《未公开》** | 同特征L。 | 同特征L，未被公开。 |
| **V：被集成到集成电路(IC)中《直接公开》** | [0002] “The semiconductor integrated circuit (IC) industry...” <br> [0015] “The device 200 may be an intermediate device fabricated during processing of an integrated circuit, or portion thereof...” | 对比文件开篇即提及半导体集成电路产业，并明确指出所描述的器件200是在集成电路制造过程中形成的中间器件。因此，将器件集成到IC中这一特征被对比文件直接公开。 |
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