对比文件名称：发明申请_US20100144153A1 Methods of Fabricating Substrates
目标专利名称：采用邻近非对称有源栅极/伪栅极宽度布局的场效应晶体管(FET)器件
本次调用模型名称：深度专利特征比对分析模型
## 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：衬底，包括具有顶表面的本体<br>**《直接公开》** | [0039]段：“Substrate 10 is depicted as comprising material 12... In the context of this document, the term “semiconductor substrate” or “semiconductive substrate” is defined to mean any construction comprising semiconductive material, including, but not limited to, bulk semiconductive materials such as a semiconductive wafer (either alone or in assemblies comprising other materials thereon), and semiconductive material layers (either alone or in assemblies comprising other materials). The term “substrate” refers to any supporting structure...” | 对比文件明确公开了“衬底”（substrate）的概念，并具体例举了半导体晶圆等，其必然具有顶表面（例如用于后续加工的表面）。该特征在对比文件中作为加工制造的基础支撑结构，与目标专利中作为FET器件载体的衬底作用相同。因此，本领域技术人员能毫无疑义地得出对比文件公开了“包括：衬底，包括具有顶表面的本体”这一技术特征。 |
| **技术特征B**：FET器件，包括：源极，设置在所述衬底中<br>**《未公开》** | 无对应内容。对比文件全文未提及“FET器件”、“源极”（source）或作为晶体管电极的类似结构。 | 目标专利的“FET器件”及其“源极”是构成完整晶体管功能的核心部件。对比文件US20100144153A1主要涉及半导体衬底的制造方法，特别是通过侧墙形成和图案化技术来实现节距倍增。其描述的特征（如spaced first features 14, second features 22）是用于形成最终图案（如导线、沟槽）的中间掩模结构，并非功能性的晶体管器件或其电极。因此，对比文件未公开“FET器件”及其“源极”。 |
| **技术特征C**：漏极，设置在所述衬底中<br>**《未公开》** | 无对应内容。对比文件全文未提及“漏极”（drain）或作为晶体管电极的类似结构。 | 与特征B同理，“漏极”是FET器件的另一个核心电极。对比文件中未描述任何晶体管器件，因此不可能公开设置在衬底中的“漏极”。虽然对比文件[0071]提到了通过离子注入形成“implanting regions 46”，但这仅是通用的掺杂工艺步骤，并未将其定义为或描述为构成FET器件源极或漏极的具体结构。 |
| **技术特征D**：以及有源栅极，具有有源栅极宽度并且形成在所述源极与所述漏极之间<br>**《未公开》** | 无对应内容。对比文件全文未提及“有源栅极”（active gate）或任何用于控制晶体管沟道导电性的栅极结构。 | 目标专利的“有源栅极”是用于控制源漏之间沟道区域的关键部件，具有特定的宽度（有源栅极宽度）。对比文件中的特征（如features 14, 22, spacers 30）均用于图案转移，作为蚀刻或离子注入的掩模，并非晶体管的有源栅极。因此，该特征未被公开。 |
| **技术特征E**：以及隔离结构，邻近所述FET器件设置在所述衬底中，所述隔离结构包括：扩散中断，邻近所述FET器件的所述源极和所述漏极中的一个设置在所述衬底中，其中所述源极和所述漏极中的邻近所述扩散中断的一个的深度大于所述源极和所述漏极中的不邻近所述扩散中断的一个的深度<br>**《未公开》** | 无对应内容。对比文件未提及“隔离结构”（isolation structure）、“扩散中断”（diffusion break）或SDB/STI用于隔离邻近FET器件的概念。也未描述源极或漏极因邻近隔离结构而导致深度不同的情形。 | 目标专利的“隔离结构”（特别是包含扩散中断）用于将FET器件与邻近单元电隔离，并且由于扩散中断附近的外延生长问题，导致了邻近的源极/漏极深度更深。这是一个具体的器件结构和物理效应。对比文件虽然提到了“material 12”可以被蚀刻（图11），以及可能使用氧化物等材料（[0050]），但并未将其描述为用于隔离晶体管单元的“扩散中断”结构，更未涉及此结构对源/漏极深度的影响。因此，该特征未被公开。 |
| **技术特征F**：以及伪栅极，具有伪栅极宽度并且邻近所述有源栅极形成在所述扩散中断上方，所述伪栅极宽度比所述有源栅极宽度小栅极宽度余裕。<br>**《未公开》** | 无对应内容。对比文件未提及“伪栅极”（dummy gate），也未描述在有源栅极旁边设置一个更窄的栅极结构用于隔离或保持节距。 | 目标专利的“伪栅极”是与有源栅极邻近但功能不同的结构，覆盖在扩散中断上，其宽度小于有源栅极宽度以形成非对称布局，这是目标专利的核心发明点。对比文件中形成的各种特征（如第一特征、第二特征、侧墙）虽然宽度可能不同，但它们都是图案化工艺中的中间掩模图形，并非作为FET单元一部分的“伪栅极”结构。因此，该特征未被公开。 |
| **技术特征G**：进一步包括：源极接触件，邻近所述有源栅极设置在所述源极上方<br>**《未公开》** | 无对应内容。对比文件未提及“源极接触件”（source contact）或任何与晶体管电极电连接的接触结构。 | 目标专利的“源极接触件”是用于电连接源极的金属或导电结构。对比文件专注于图案形成方法，未描述任何接触件或互连结构。因此，该特征未被公开。 |
| **技术特征H**：以及漏极接触件，邻近所述有源栅极设置在所述漏极上方，其中与所述源极和所述漏极中的邻近所述扩散中断的一个相对应的所述源极接触件和所述漏极接触件中的一个设置在所述有源栅极与所述伪栅极之间，并且与所述有源栅极隔开第一距离并且与所述伪栅极隔开第二距离，所述第二距离与所述第一距离相差隔离余裕，其中所述隔离余裕为所述栅极宽度余裕的一半。<br>**《未公开》** | 无对应内容。对比文件未提及“漏极接触件”（drain contact），更未描述接触件在有源栅极和伪栅极之间的特定位置以及与两者之间距离的数学关系（隔离余裕为栅极宽度余裕的一半）。 | 该特征涉及非常具体的器件布局和尺寸关系，是目标专利为了优化性能（如减小通过伪栅极的漏电流）而提出的具体设计。对比文件完全没有涉及晶体管接触件的布局，因此不可能公开此特征。 |
| **技术特征I**：其中所述有源栅极宽度为十五(15)纳米(nm)<br>**《未公开》** | 无对应内容。对比文件未给出任何具体的栅极宽度数值。 | 这是一个具体的尺寸参数。对比文件虽然涉及微细加工，但并未披露任何与“有源栅极宽度”相关的具体数值（如15 nm）。因此，该特征未被公开。 |
| **技术特征J**：其中所述伪栅极宽度为十三(13)nm<br>**《未公开》** | 无对应内容。对比文件未给出任何具体的栅极宽度数值。 | 这是一个具体的尺寸参数。对比文件未披露任何与“伪栅极宽度”相关的具体数值（如13 nm）。因此，该特征未被公开。 |
| **技术特征K**：以及其中所述隔离余裕为一(1)nm。<br>**《未公开》** | 无对应内容。对比文件未涉及接触件与栅极之间的距离关系，更无具体数值。 | 这是一个基于特征H的具体尺寸参数。由于特征H未被公开，该具体的距离差值（1 nm）更不可能被公开。 |
| **技术特征L**：其中所述有源栅极宽度为十八(18)纳米(nm)<br>**《未公开》** | 无对应内容。对比文件未给出任何具体的栅极宽度数值。 | 同特征I，这是一个未被公开的具体尺寸参数。 |
| **技术特征M**：其中所述伪栅极宽度为十四(14)nm<br>**《未公开》** | 无对应内容。对比文件未给出任何具体的栅极宽度数值。 | 同特征J，这是一个未被公开的具体尺寸参数。 |
| **技术特征N**：以及其中所述隔离余裕为两(2)nm。<br>**《未公开》** | 无对应内容。对比文件未涉及接触件与栅极之间的距离关系，更无具体数值。 | 同特征K，这是一个未被公开的具体尺寸参数。 |
| **技术特征O**：其中所述栅极宽度余裕为至少两(2)纳米(nm)。<br>**《未公开》** | 无对应内容。对比文件未涉及有源栅极与伪栅极的宽度差概念。 | “栅极宽度余裕”是非对称布局的核心参数。对比文件未公开“有源栅极”和“伪栅极”，因此两者之间的宽度差概念及具体下限值（至少2 nm）不可能被公开。 |
| **技术特征P**：其中所述有源栅极宽度为十五(15)nm<br>**《未公开》** | 无对应内容。同特征I。 | 同特征I，这是一个未被公开的具体尺寸参数。 |
| **技术特征Q**：以及其中所述伪栅极宽度为十三(13)nm。<br>**《未公开》** | 无对应内容。同特征J。 | 同特征J，这是一个未被公开的具体尺寸参数。 |
| **技术特征R**：其中所述有源栅极宽度为十七(17)nm<br>**《未公开》** | 无对应内容。对比文件未给出任何具体的栅极宽度数值。 | 同特征I，这是一个未被公开的具体尺寸参数。 |
| **技术特征S**：以及其中所述伪栅极宽度为十四(14)nm。<br>**《未公开》** | 无对应内容。同特征J。 | 同特征J，这是一个未被公开的具体尺寸参数。 |
| **技术特征T**：其中所述栅极宽度余裕至少为四(4)纳米(nm)<br>**《未公开》** | 无对应内容。同特征O。 | 同特征O，这是一个未被公开的具体参数。 |
| **技术特征U**：以及其中所述有源栅极宽度为十八(18)nm。<br>**《未公开》** | 无对应内容。同特征L。 | 同特征L，这是一个未被公开的具体尺寸参数。 |
| **技术特征V**：被集成到集成电路(IC)中。<br>**《隐含公开》** | [0001]段：“Embodiments disclosed herein pertain to methods of fabricating substrate, for example as may be used in the fabrication of integrated circuitry.”<br>[0002]段：“Integrated circuits are typically formed on a semiconductor substrate...” | 对比文件开篇即说明其所述制造方法可用于集成电路（IC）的制造。虽然对比文件主要描述了中间工艺步骤，但本领域技术人员根据其整体教导，能够毫无疑义地推断出，通过这些方法最终形成的结构（例如图案化的衬底、形成的特征）旨在用于或被集成到集成电路中。这与目标专利中FET单元被集成到IC中的作用和目的相同。因此，该技术特征被对比文件隐含公开。 |
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